TWI397923B - 使用單一節點資料、位址及控制匯流排之記憶體及系統 - Google Patents

使用單一節點資料、位址及控制匯流排之記憶體及系統 Download PDF

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Description

使用單一節點資料、位址及控制匯流排之記憶體及系統
本揭示內容大體而言係關於半導體記憶體，例如，電子可抹除可程式化唯讀記憶體(EEPROM)、快閃記憶體、靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等，而且更特定言之，關於一種使用一單一節點資料、位址及控制匯流排之半導體記憶體。
為了成本與空間兩者之考量，積體電路數位裝置，例如數位處理器(例如但不限於，微處理器、微控制器、數位信號處理器(DSP)、可程式邏輯陣列(PLA)、特定應用積體電路(ASIC)等等)逐漸變小，而且具有較少之輸入輸出(I/O)信號連接(例如：接針)。通常一積體電路裝置可在一具有複數個連接接針之積體電路封裝件中。此等接針之至少兩接針必須分別用來當作例如VD D 及VS S 的電源及接地。此等積體電路裝置可獲益自例如外部記憶體之額外記憶體。該記憶體可例如但不限於，一次可程式化(OTP)、電子可程式化唯讀記憶體(EPROM)、電子可抹除及可程式化唯讀記憶體(EEPROM)、快閃記憶體、靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等。
一種記憶體陣列(以下稱為"記憶體")可耦接至一具有一最小數目連接之積體電路數位裝置，例如，一單一節點資料、位址及控制匯流排，分別加上例如，VD D (或VC C )及VSS 之電源及接地，可需求用於記憶體作業，因此可使用一三接針的一最小值之積體電路封裝件(例如，SOT 23-3、SC70-3等)封裝該記憶體。當實施複數個記憶體時，記憶體位址選擇可利用一低接針數量積體電路封裝件(例如：SOT 23-5、SOT 23-6、MSOP-8、SOIC-8等等)上之額外位址選擇接針，及/或藉著經由該單一節點資料、位址及控制匯流排程式化該複數個記憶體之每一記憶體的一記憶體位址。
根據如本揭示內容中所述的一特定示範性具體實施例，一種使用一單一節點資料、位址及控制匯流排之記憶體包括一調適以耦接至一單一節點資料、位址及控制匯流排、電源以及接地的記憶體陣列。該記憶體陣列具有一用以驅動該單一節點資料、位址及控制匯流排之主動上拉及下拉匯流排驅動器。該記憶體陣列可封入於一低端子數量積體電路封裝件中。該記憶體亦可為一外罩於該數位裝置及記憶體兩者之多晶粒積體電路封裝件的一部分。
根據如本揭示內容中所述之另一特定示範性具體實施例，一種數位系統包括一數位處理器，以及一透過一單一節點資料、位址及控制匯流排耦接至該數位處理器的記憶體陣列。該記憶體陣列具有一用以驅動該單一節點資料、位址及控制匯流排之主動上拉及下拉匯流排驅動器。在該單一節點資料、位址及控制匯流排上，該數位處理器可為一主控端，而且該記憶體陣列可為一從屬端。
現在參閱圖式而示意說明特定示範性具體實施例之細節。將以類似數字表示圖式中之類似元件，而且將以具有一不同之小寫字母後置字的類似數字表示相似元件。
現在參閱圖1，其所描繪為根據本揭示內容之一特定示範性具體實施例的一耦接至具有一單一節點資料、位址及控制匯流排的一記憶體之積體電路數位裝置的示意性方塊圖。一數位處理器102可藉由一單一節點資料、位址及控制匯流排106耦接至一記憶體104。該數位處理器102可為一微處理器、一微控制器、一數位信號處理器(DSP)、一可程式邏輯陣列(PLA)、一特定應用積體電路(ASIC)等等。該記憶體104可為非揮發性記憶體，例如，一次可程式化(OTP)記憶體、電子可程式化唯讀記憶體(EPROM)、電子可抹除及可程式化唯讀記憶體(EEPROM)、快閃記憶體等等。該記憶體104亦可為揮發性記憶體，例如，靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等。該單一節點資料、位址及控制匯流排106可為一導電節點，例如，印刷電路板導體、積體電路晶粒焊接節點等等。該數位處理器102及該記憶體104可具有一耦接至該單一節點資料、位址及控制匯流排106之主動上拉(例如：邏輯"1")及下拉(例如：邏輯"0")驅動器。該數位處理器102及該記憶體104可耦接至例如接地VSS 等的一共同電源供應迴返(common power supply return)，以及例如VCC 、VDD 等之電源。
現在參閱圖2，其所描繪為低接針數量積體電路封裝件 之示意性實體圖。該記憶體104可封裝在一低接針數量積體電路封裝件(例如，SOT23-3、SOT23-5、SC70-3等等)中。涵蓋且於本揭示內容之範疇內，可使用任何低接針數量積體電路封裝件來封入該記憶體104。亦涵蓋且於本揭示內容之範疇內，該數位處理器102及該記憶體104可封裝在一雙晶粒積體電路封裝件中，其中該單一節點資料、位址及控制匯流排106可為該積體電路封裝件內的一接合線(未出示)或者其他直接之晶粒對晶粒連接。該積體電路封裝件可具有一接地端子VSS 、一電源端子VDD 或VCC 以及一雙向串列輸入輸出(I/O)端子SCIO。此外，當該積體電路封裝件上有超過三端子可用時，可使用固線式記憶體位址選擇端子A0及A1。涵蓋且於本揭示內容之範疇內，可透過該SCIO端子經由軟體指令執行記憶體區塊位址設定。
現在參閱圖3，其所描繪為圖1中所說明的一單一節點資料、位址及控制匯流排之信號時序波形的示意圖。該單一節點資料、位址及控制匯流排106可使用一雙向單一節點匯流排以及資料傳輸協定操作。一種將資料傳送至該匯流排106之裝置可定義為發射器，而且一種接收資料之裝置為接收器。該匯流排106可藉由一能夠決定一時脈週期、控制匯流排存取而且能夠起動其全部作業之主要裝置加以控制。通常，該記憶體104可為從屬端，而且該數位處理器102可為主控端。主控端及從屬端兩者可當作發射器或接收器而操作，但該主控端決定各自啟動哪一作業模式(主要或從屬)。
所有命令均可以一起始標頭加以前導。該起始標頭可由例如但不限於從該傳輸裝置輸出的一8位元二進制碼(例如：01010101)組成。該匯流排106上之信號協定可為曼徹斯特(Manchester)編碼，或者為任何其他類型的串列傳輸信號協定，例如，不歸零(NRZ)、脈位調變(PPM)、頻移鍵控(FSK)、相移鍵控(PSK)、振幅移位鍵控(ASK)等等，可使用一初始起始標頭位元組(或其他長度之字)將該主要及從屬時脈一起同步化。
當定址時，每一接收器可在接收某一數目之位元(例如，每位元組(8位元))後產生一確認。該接收器可藉由將該SCIO端子拉高至例如實質上為VD D 或VC C 而確認一位元之前一半，然後低至例如實質上為VS S 而確認該位元之後(剩餘)一半。於一陣列讀取期間，該主控端可藉由在已時脈輸出至該從屬端之最後位元組產生一確認位元而發信一資料尾給該從屬端，例如，可傳輸一"1"(高)，以指示不再傳送資料。
若該匯流排106上並無活動出現達某一時間週期，則將發生一匯流排重設。然後該主要及從屬裝置兩者將轉回到待用模式。任何另外命令將以一正確之起始標頭進行，以便將該定址裝置從待用帶出。
現在參閱圖4，其所描繪為根據本揭示內容之一特定示範性具體實施例的在一記憶體中之記憶體裝置位址位元組分配的圖式。該裝置位址可跟隨於來自該主要裝置之起始標頭。該裝置位址可由一例如但不限於"1010"之四位元"家族碼"組成，而且該裝置位址位元組之最後四位元可為晶片選擇位元(例如，A3、A2、A1及A0)。本涵蓋且於本揭示內容之範疇內，即可使用其他位元長度之家族碼。
參閱圖5，其所描繪為根據本揭示內容之一特定示範性具體實施例的一記憶體之指令集的表。於該裝置位址位元組後，該主控端將傳送一命令位元組，以指示執行之作業類型。圖5之表中出示一特定示範性指令集。涵蓋且於本揭示內容之範疇內，即可使用其他及另外指令作為一指令集。
參閱圖6，其所描繪為根據本揭示內容之一特定示範性具體實施例之一記憶體的一讀取命令序列之信號時序波形的示意圖。該讀取指令可由該主控端用來以一隨機方式存取任何記憶體位置。來自該記憶體104之讀取資料可開始於一選出位址。於該讀取指令已傳送至該從屬端後，將傳輸兩位元組之字位址，其中該從屬端將於接收每一位元組後產生例如"0"的一確認(ACK)位元。然後該從屬端將傳送一第一資料位元組給該主控端。若欲讀取更多資料，則該主控端可以一用以指示該從屬端輸出下一資料位元組之確認位元回應。此將繼續到該主控端以一NACK位元(例如：一"1"取代該確認位元)回應為止。該記憶體104可具有一於每一讀取完成時可用以提供遞增順序讀取之位址指標。因此於一多重讀取作業期間可從該記憶體104連續讀取儲存在一位址順序中之任何數目的位元組。
現在參閱圖7及8，根據本揭示內容的一特定示範性具體實施例，其中圖7描繪一記憶體的一寫入命令序列之信號時序波形的示意圖，而且圖8描繪一記憶體的一寫入啟用命令序列之信號時序波形的示意圖。於寫入該記憶體104前，可藉由主控端(例如，數位處理器102)將傳送一寫入啟用(WREN)指令，以設定一寫入啟用鎖存器(未出示)。一旦設定該寫入啟用鎖存器，將發出一寫入指令(WRITE)(包含該標頭及裝置位址位元組)，繼而該字位址之最高有效位元組(MSB)及最低有效位元組(LSB)。然後於接收最後ACK位元後，該主控端則可將欲寫入之資料位元組傳輸至該記憶體104。
參閱圖9，其所描繪為根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入停用命令序列之信號時序波形的示意圖。該寫入停用(WRDI)指令可重設該寫入啟用鎖存器(未出示)。當該WRDI指令已成功執行、該寫入狀態暫存器(WRSR)指令已成功執行及/或該WRITE指令已成功執行時，可重設該寫入啟用鎖存器。
參閱圖10，其所描繪為根據本揭示內容之一特定示範性具體實施例之一記憶體的一讀取狀態暫存器命令序列之信號時序波形的示意圖。該讀取狀態暫存器(RDSR)指令可提供對該記憶體104之狀態暫存器(未出示)的存取。該狀態暫存器可在任何時間讀取，甚至在一寫入作業期間。該狀態暫存器可格式化如下：
位元4－7可保留作為未來之ID位元。一寫入進行中(WIP)位元可指示該記憶體104是否忙碌於一寫入作業。例如，當設定成一'1'時，一寫入作業將為進行中，當設定成一'0'時，並無寫入正在進行。亦可使用相反之位元意義。涵蓋且於本揭示內容之範疇內，即任何位元大小之狀態暫存器均可使用，而且任何數目之位元均可保留作為ID位元。該狀態暫存器可為複數個狀態暫存器。
一寫入啟用鎖存(WEL)位元可指示一寫入啟用鎖存器(未出示)之狀態。例如，當設定成一'1'時，該寫入啟用鎖存器將允許對一記憶體陣列寫入，當設定成一'0'時，將不允許對該記憶體陣列進行寫入。亦可使用相反之位元意義。此位元可為唯讀。
區塊保護(例如：BP0及BP1)位元可指示哪些區塊目前為防寫。該BP0及BP1位元可透過該WRSR指令加以設定。該BP0及BP1位元可為非揮發性。
參閱圖11，其所描繪為根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入狀態暫存器命令序列之信號時序波形的示意圖。該寫入狀態暫存器(WRSR)指令可藉由寫入至該狀態暫存器中的適當位元而允許選擇例如該記憶體陣列的四個保護層級之一。該記憶體陣列可分割成片段，例如，四個片段。每一片段可與其他片段無關地予以防寫。片段之分割可依照(但不限於)下列表中所指示的一範例加以控制：
參閱圖12，其所描繪為根據本揭示內容之一特定示範性具體實施例之一記憶體的一抹除全部命令序列之信號時序波形的示意圖。該抹除全部(ERAL)指令可用來以一單一指令命令將一整個記憶體陣列重設為全'1'，例如，'0xFF'。一旦設定一寫入啟用鎖存器，則可發出一ERAL指令，然後可將該記憶體陣列重設為'0xFF'。
參閱圖13，其所描繪為根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入全部命令序列之信號時序波形的示意圖。該寫入全部(WRAL)指令可用來以一單一指令命令將一整個記憶體陣列設定為全'0'，例如，'0x00'。一旦設定一寫入啟用鎖存器，則可發出一WRAL指令，然後可將該記憶體陣列設定為'0x00'。
雖然本揭示內容之實施例已加以描繪、說明，而且藉由參考該揭示內容之示範性具體實施例予以定義，但此類參考並未暗示對該揭示內容的一限制，而且並未推斷出此類限制。揭示之主旨可具有如熟諳此技術者將想到之形式與功能上的重要修正、變更及均等物，並且擁有本揭示內容之利益。所描繪及說明之本揭示內容的實施例僅為實例，而非詳盡之揭示內容之範圍。
102．．．數位處理器
104．．．記憶體
106．．．單一節點資料、位址及控制匯流排
A0、A1．．．固線式記憶體區塊位址選擇端子
SCIO．．．雙向串列輸入輸出端子
Vcc、Vdd．．．電源端子
Vss．．．接地端子
藉由參閱結合附圖所採用之以下說明可取得本揭示內容的一較完整之瞭解，其中：圖1說明根據本揭示內容之一特定示範性具體實施例的一種耦接至具有一單一節點資料、位址及控制匯流排的一記憶體之積體電路數位裝置的示意性方塊圖；圖2說明根據本揭示內容之一特定示範性具體實施例之示範性低接針數量積體電路封裝件的示意性實體圖；圖3說明根據本揭示內容之一特定示範性具體實施例之圖1中所說明的一單一節點資料、位址及控制匯流排之信號時序波形的示意圖；圖4說明根據本揭示內容之一特定示範性具體實施例在一記憶體中之記憶體裝置位址位元組分配的圖式；圖5說明根據本揭示內容之一特定示範性具體實施例的一記憶體之指令集的表；圖6說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一讀取命令序列之信號時序波形的示意圖；圖7說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入命令序列之信號時序波形的示意圖；圖8說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入啟用命令序列之信號時序波形的示意圖；圖9說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入停用命令序列之信號時序波形的示意圖；圖10說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一讀取狀態暫存器命令序列之信號時序波形的示意圖；圖11說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入狀態暫存器命令序列之信號時序波形的示意圖；圖12說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一抹除全部命令序列之信號時序波形的示意圖；以及圖13說明根據本揭示內容之一特定示範性具體實施例之一記憶體的一寫入全部命令序列之信號時序波形的示意圖。
雖然本揭示內容容許各種修正及替代形式，但已在圖式中出示而且此處將詳細說明其特定示範性具體實施例。然而應瞭解：此處之特定示範性具體實施例之說明無意將該揭示內容限制於此處揭示的特殊形式，反而相反地，此揭示內容含括如附加之申請專利範圍所定義的所有修正及均等物。
102．．．數位處理器
104．．．記憶體
106．．．單一節點資料、位址及控制匯流排

Claims (25)

  1. 一種使用一用於資料、位址及控制之單一節點信號匯流排之記憶體，其包括：一包含於低端子數量積體電路封裝件中之記憶體陣列；該低端子數量積體電路封裝件具有一第一端子，其調適以耦接至一電源，一第二端子，其調適以耦接至一共同電源，及一第三端子，其調適以耦接至該單一節點信號匯流排；其中該單一節點信號匯流排施加一串列數位信號至該記憶體陣列以向該記憶體陣列提供資料、位址及控制資訊；及其中該記憶體陣列以在該第三端子處之一接收信號中之一多位元二進制編碼起始標頭與該記憶體之一內部時脈信號同步化。
  2. 如請求項1之記憶體，其中該積體電路封裝件具有不多於該三端子。
  3. 如請求項1之記憶體，其進一步包括至少一額外的端子調適以用於記憶體位址選擇。
  4. 如請求項1之記憶體，其進一步包含一主動上拉和下拉匯流排驅動器，其用於驅動該單一節點信號匯流排。
  5. 如請求項4之記憶體，其中在一位元組接收之後，該記憶體陣列藉由該主動上拉和下拉匯流排驅動器產生一確 認信號。
  6. 如請求項1之記憶體，其中該串列數位信號使用選自由下列各項所組成之群組之一串列傳輸信號協定：曼徹斯特、脈寬調變(PWM)、不歸零(NRZ)、脈位調變(PPM)、頻移鍵控(FSK)、相移鍵控(PSK)及振幅移位鍵控(ASK)。
  7. 如請求項1之記憶體，其中該記憶體陣列具有一選自由下列各項所組成之群組之指令集：讀取(READ)、寫入(WRITE)、寫入啟用(WREN)、寫入停用(WRDI)、讀取狀態暫存器(RDSR)、寫入狀態暫存器(WRSR)、抹除全部(ERAL)及寫入全部(WRAL)。
  8. 如請求項7之記憶體，其中該READ指令從開始於一選定位址之記憶體陣列讀取資料。
  9. 如請求項7之記憶體，其中該WRITE指令將資料寫入至開始於一選定位址之記憶體陣列。
  10. 如請求項7之記憶體，其中該WREN指令啟用寫入作業。
  11. 如請求項7之記憶體，其中該WRDI指令停用寫入作業。
  12. 如請求項7之記憶體，其中該ERAL指令重設該整個記憶體陣列。
  13. 如請求項7之記憶體，其中該WRAL指令設定該整個記憶體陣列。
  14. 如請求項7之記憶體，其中該RDSR指令從一或複數個狀態暫存器讀取且該WRSR指令寫入至該一或複數個狀態暫存器。
  15. 如請求項1之記憶體，其中該記憶體陣列係選自由下列各項所組成之群組：一次可程式化(OTP)記憶體、電子可程式化唯讀記憶體(EPROM)、電子可抹除及可程式化唯讀記憶體(EEPROM)以及快閃記憶體。
  16. 如請求項1之記憶體，其中該記憶體陣列係選自由下列各項所組成之群組：靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)。
  17. 一種數位系統，其包括：一數位處理器；以及一記憶體裝置，其透過一單一節點信號匯流排耦接至該數位處理器，該記憶體裝置包含：一記憶體陣列；一第一端子，其調適以耦接至一電源，一第二端子，其調適以耦接至一共同電源，及一第三端子，其調適以耦接至該單一節點信號匯流排；其中該單一節點信號匯流排上的一串列數位信號在該數位處理器及該記憶體陣列之間提供資料、位址及控制資訊，及其中該記憶體陣列以在該第三端子處之一接收信號中之一多位元二進制編碼起始標頭與該記憶體之一內部時脈信號同步化。
  18. 如請求項17之數位系統，其中一低端子數量積體電路封裝件包含該數位處理器及該記憶體陣列。
  19. 如請求項18之數位系統，其中該積體電路封裝件係一雙晶粒封裝件。
  20. 如請求項17之數位系統，其中該記憶體陣列係選自由下列各項所組成之群組：一次可程式化(OTP)記憶體、電子可程式化唯讀記憶體(EPROM)、電子可抹除及可程式化唯讀記憶體(EEPROM)以及快閃記憶體。
  21. 如請求項17之數位系統，其中該記憶體陣列係選自由下列各項所組成之群組：靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)。
  22. 如請求項17之數位系統，其中該數位處理器係選自由下列各項所組成之群組：一微處理器、一微控制器、一數位信號處理器(DSP)、一可程式邏輯陣列(PLA)及一特定應用積體電路(ASIC)。
  23. 如請求項17之數位系統，其中在該單一節點信號匯流排上，該數位處理器係一主控端，而且該記憶體陣列係一從屬端。
  24. 如請求項17之數位系統，其中該記憶體裝置進一步包含一主動上拉和下拉匯流排驅動器，其用於驅動該單一節點信號匯流排。
  25. 如請求項24之數位系統，其中在一位元組接收之後，該記憶體裝置藉由該主動上拉和下拉匯流排驅動器產生一確認信號。
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