KR100973185B1 - 단일 노드의 데이터, 어드레스, 및 제어 버스를 이용한메모리 및 이를 이용한 디지털 시스템 - Google Patents

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크리스토퍼 에이. 패리스
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마틴 알. 보우맨
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Abstract

단일 노드의 데이터, 어드레스, 및 제어 버스를 구비한 메모리에 집적회로 디지털 디바이스가 연결된다. 메모리는 비휘발성 메모리 및/또는 휘발성 메모리일 수 있다. 메모리는 로우 핀 카운트 집적회로 패키지내에 패키징될 수 있다. 메모리 집적회로 패키지는 접지 단자 VSS; 전원 단자 VDD 또는 VCC; 및 양방향 직렬 입출력(I/O) 단자 SCIO를 가질 수 있다. 메모리 블록 어드레스 셋업은 SCIO 단자를 통한 소프트웨어 명령어에 의해 수행될 수 있다. 또한, 메모리 집적회로 패키지에서 3개 이상의 단자가 이용될 수 있는 경우에 하드와이어드 메모리 블록 어드레스 선택 단자 A0 및 A1이 이용될 수 있다. 메모리는 단일 노드의 데이터, 어드레스, 및 제어 버스에 연결된 액티브 풀업 및 풀다운 드라이버를 가질 수 있다.
메모리, 데이터, 어드레스

Description

단일 노드의 데이터, 어드레스, 및 제어 버스를 이용한 메모리 및 이를 이용한 디지털 시스템{MEMORY USING A SINGLE-NODE DATA, ADDRESS AND CONTROL BUS}
본 발명은 반도체 메모리(예를 들면, EEPROM(electrically erasable programmable read only memory), 플래쉬 메모리, SRAM(static random access memory), DRAM(dynamic random access memory) 등)에 관한 것으로, 특히 단일 노드의 데이터, 어드레스, 및 제어 버스를 이용한 반도체 메모리에 관한 것이다.
집적회로 디지털 디바이스, 예를 들어 디지털 프로세서(예를 들어 그에 한정되지는 않지만, 마이크로프로세서, 마이크로컨트롤러, DSP(digital signal processors), PLA(programmable logic array), ASIC(application specific integrated circuit) 등)는 비용 및 공간을 고려하여 소형화되고 있으며 입출력(I/O) 신호 연결부(예를 들면, 핀)의 개수는 줄어들고 있다. 전형적으로, 집적회로 디바이스는 복수의 연결핀을 갖는 집적회로 패키지내에 있을 수 있다. 이들 핀 중에서 적어도 두개는 각각 전원 및 접지(예를 들면, VDD 및 VSS)용으로 사용될 수 있다. 이들 집적회로 디바이스는 추가 메모리(예를 들면, 외부 메모리)로부터 도움을 받을 수 있다. 메모리는, 예를 들어 그에 한정되지는 않지만, OTP(one time programmable), EPROM(electrically programmable read only memory), EEPROM(electrically erasable and programmable read only memory), 플래쉬 메모리, SRAM(static random access memory), DRAM(dynamic random access memory) 등일 수 있다.
메모리 어레이(이하 "메모리")는 최소 개수의 연결부(예를 들면, 단일 노드의 데이터, 어드레스, 및 제어 버스, 플러스 전원, 및 접지(예를 들면, 각각 VDD(또는 VCC) 및 VSS)가 메모리의 동작에 필요할 수 있음)를 갖는 집적회로 디지털 디바이스에 연결될 수 있으며, 따라서 최소 3 핀의 집적회로 패키지(예를 들면, SOT 23-3, SC70-3 등)가 메모리를 패키징하는데 사용될 수 있다. 복수의 메모리를 구성할 때의 메모리 어드레스 선택은 로우 핀 카운트 집적회로 패키지(예를 들면, SOT 23-5, SOT 23-6, MSOP-8, SOIC-8 등)에 의해 및/또는 단일 노드의 데이터, 어드레스, 및 제어 버스를 통해 복수의 메모리 각각에 대한 메모리 어드레스를 프로그래밍함으로써 추가 어드레스 선택 핀을 이용할 수 있다.
본 발명의 하나의 측면에 따르면, 단일 노드의 데이터, 어드레스, 및 제어 버스를 이용한 메모리는 단일 노드의 데이터, 어드레스, 및 제어 버스, 전원, 및 접지에 연결하기 위한 메모리 어레이를 포함한다. 메모리 어레이는 단일 노드의 데이터, 어드레스, 및 제어 버스를 구동하기 위한 액티브 풀업 및 풀다운 버스 드라이버를 갖는다. 메모리 어레이는 로우 단자 카운트 집적회로 패키지내에 패키징될 수 있다. 또한, 메모리는 디지털 디바이스와 메모리를 수용하는 다중 다이 집적회로 패키지의 일부일 수 있다.
본 발명의 다른 측면에 따르면, 디지털 시스템은 디지털 프로세서, 및 단일 노드의 데이터, 어드레스, 및 제어 버스를 통해 디지털 프로세서에 연결하는 메모리 어레이를 포함한다. 메모리 어레이는 단일 노드의 데이터, 어드레스, 및 제어 버스를 구동하기 위한 액티브 풀업 및 풀다운 버스 드라이버를 갖는다. 단일 노드의 데이터, 어드레스, 및 제어 버스에서 디지털 프로세서는 마스터이고 메모리 어레이는 슬레이브일 수 있다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있다.
도 1은 본 발명의 일실시예에 따른 단일 노드의 데이터, 어드레스, 및 제어 버스를 갖는 메모리에 연결된 집적회로 디지털 디바이스의 블록도.
도 2는 본 발명의 일실시예에 따른 로우 핀 카운트 집적회로 패키지를 나타낸 도면.
도 3은 본 발명의 일실시예에 따른 도 1에 예시된 단일 노드의 데이터, 어드레스, 및 제어 버스에 대한 신호 타이밍 파형도.
도 4는 본 발명의 일실시예에 따른 메모리내의 메모리 디바이스 어드레스 바이트 할당을 나타낸 도면.
도 5는 본 발명의 일실시예에 따른 메모리에 대한 명령어 세트표.
도 6은 본 발명의 일실시예에 따른 메모리의 읽기 명령 시퀀스에 대한 신호 타이밍 파형도.
도 7은 본 발명의 일실시예에 따른 메모리의 쓰기 명령 시퀀스에 대한 신호 타이밍 파형도.
도 8은 본 발명의 일실시예에 따른 메모리의 쓰기 인에이블 명령 시퀀스에 대한 신호 타이밍 파형도.
도 9는 본 발명의 일실시예에 따른 메모리의 쓰기 디스에이블 명령 시퀀스에 대한 신호 타이밍 파형도.
도 10은 본 발명의 일실시예에 따른 메모리의 읽기 상태 레지스터 명령 시퀀스에 대한 신호 타이밍 파형도.
도 11은 본 발명의 일실시예에 따른 메모리의 쓰기 상태 레지스터 명령 시퀀스에 대한 신호 타이밍 파형도.
도 12는 본 발명의 일실시예에 따른 메모리의 모두 소거 명령 시퀀스에 대한 신호 타이밍 파형도.
도 13은 본 발명의 일실시예에 따른 메모리의 모두 쓰기 명령 시퀀스에 대한 신호 타이밍 파형도.
본 발명은 다양한 변형 및 대체 형태가 가능하지만, 본 발명의 특정 실시예가 도면에 도시되고 설명되었다. 하지만, 특정 실시예는 본 발명을 특정 형태로 한정하려는 것이 아니며, 본 발명은 첨부한 청구범위에 의해 한정된 것과 같은 모든 변형물과 등가물을 포함하여야 한다.
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.
도 1은 본 발명의 일실시예에 따른 단일 노드의 데이터, 어드레스, 및 제어 버스를 갖는 메모리에 연결된 집적회로 디지털 디바이스의 블록도이다. 디지털 프로세서(102)는 단일 노드의 데이터, 어드레스, 및 제어 버스(106)에 의해 메모리(104)에 연결될 수 있다. 디지털 프로세서(102)는 마이크로프로세서, 마이크로컨트롤러, DSP(digital signal processor), PLA(programmable logic array), ASIC(application specific integrated circuit) 등일 수 있다. 메모리(104)는 비휘발성 메모리, 예를 들어 OTP(one time programmable) 메모리, EPROM(electrically programmable read only memory), EEPROM(electrically erasable and programmable read only memory), 플래쉬 메모리 등일 수 있다. 또한, 메모리(104)는 휘발성 메모리, 예를 들어 SRAM(static random access memory), DRAM(dynamic random access memory) 등일 수 있다. 단일 노드의 데이터, 어드레스, 및 제어 버스(106)는 도전성 노드, 예를 들어 인쇄회로기판 도전체, 집적회로 다이 본드 노드 등일 수 있다. 디지털 프로세서(102) 및 메모리(104)는 단일 노드의 데이터, 어드레스, 및 제어 버스(106)에 연결된 액티브 풀업(예를 들면, 로직 '1') 및 풀다운(예를 들면, 로직 '0') 드라이버를 가질 수 있다. 디지털 프로세 서(102) 및 메모리(104)는 공통 전원공급 리턴(예를 들면, VSS, 접지 등)과 전원(예를 들면, VCC, VDD 등)에 연결될 수 있다.
도 2는 로우 핀 카운트 집적회로 패키지를 나타낸 도면이다. 메모리(104)는 로우 핀 카운트 집적회로 패키지(예를 들면, SOT23-3, SOT23-5, SC70-3 등)에 패키징될 수 있다. 메모리(104)를 패키징하는데 어떠한 로우 핀 카운트 집적회로 패키지도 사용될 수 있다는 것은 본 발명의 범위내에 있다. 또한, 단일 노드의 데이터, 어드레스, 및 제어 버스(106)가 집적회로 패키지내의 본드 와이어(도시하지 않음) 등의 다이렉트 다이-투-다이 연결부일 수 있는 이중 다이 집적회로 패키지내에 디지털 프로세서(102) 및 메모리(104)가 패키징될 수 있다는 것도 본 발명의 범위내에 있다. 집적회로 패키지는 접지단자 VSS; 전원단자 VDD 또는 VCC; 및 양방향 직렬 입출력(I/O) 단자 SCIO를 가질 수 있다. 또한, 집적회로 패키지에서 3개 이상의 단자를 이용할 수 있을 때 하드와이어드 메모리 어드레스 선택 단자 AO 및 A1가 사용될 수 있다. SCIO 단자를 통해 소프트웨어 명령어로 메모리 블록 어드레스 셋업이 수행될 수 있다는 것은 본 발명의 범위내에 있다.
도 3은 도 1에 예시된 단일 노드의 데이터, 어드레스, 및 제어 버스에 대한 신호 타이밍 파형도이다. 단일 노드의 데이터, 어드레스, 및 제어 버스(106)는 양방향 신호 노드 버스와 데이터 전달 프로토콜을 이용하여 동작할 수 있다. 버스(106)로 데이터를 보내는 디바이스는 송신기로서 정의되고, 데이터를 수신하는 디바이스는 수신기로서 정의될 수 있다. 버스(106)는 클록 주기, 제어 버스 액세스 를 결정하고 모든 동작을 초기화할 수 있는 마스터 디바이스에 의해 제어될 수 있다. 전형적으로, 메모리(104)는 슬레이브이고 디지털 프로세서(102)는 마스터일 수 있다. 마스터와 슬레이브는 송신기 또는 수신기로서 동작할 수 있지만, 마스터는 어느 동작 모드(마스터 또는 슬레이브)가 활성화되었는지를 결정한다.
모든 명령은 스타트 헤더가 선행될 수 있다. 스타트 헤더는, 예를 들어 그에 한정되지는 않지만, 송신 디바이스에서 출력되는 8 비트 이진 코드(예를 들면, 01010101)로 이루어질 수 있다. 버스(106)에서의 신호 프로토콜은 마스터 및 슬레이브 클록을 함께 동기화하기 위해 초기 스타트 헤더 타입(또는 다른 길이의 워드)을 이용할 수 있는 맨체스터-인코디드 등의 직렬 전달 신호 프로토콜(예를 들면, NRZ(non-return to zero), PPM(pulse position modulation), FSK(frequency shift keying), PSK(phase shift keying), ASK(amplitude shift keying) 등)일 수 있다.
어드레싱될 때 각 수신기는 소정 개수의 비트, 예를 들어 각 바이트(8 비트)를 수신한 후 애크(승인정보)를 생성할 수 있다. 수신기는 비트의 전반에 대하여 하이(예를 들면, 실질적으로 VDD 또는 VCC)로, 비트의 후반(나머지)에 대하여 로우(예를 들면, 실질적으로 VSS)로 SCIO 단자를 풀(pull)함으로써 애크할 수 있다. 어레이 읽기 동안, 마스터는 슬레이브로 클록 아웃된 마지막 바이트에 애크 비트를 생성함으로써 슬레이브에 데이터의 마지막을 알릴 수 있으며, 예를 들어 전달될 데이터가 더 이상 없다는 것을 나타내는 "1"(하이)가 전달될 수 있다.
소정 시간 동안 버스(106)에서 활동이 없으면, 버스 리셋이 일어날 수 있다. 그리고, 마스터 및 슬레이브 디바이스는 대기 모드로 돌아갈 수 있다. 또한, 어드레스된 디바이스가 대기 모드에서 나오도록 하는 올바른 스타트 헤더의 결과로써 어떤 다른 명령이 계속될 것이다.
도 4는 본 발명의 일실시예에 따른 메모리내의 메모리 디바이스 어드레스 바이트 할당을 나타낸 도면이다. 디바이스 어드레스는 마스터 디바이스로부터의 스타트 헤더 다음에 올 수 있다. 디바이스 어드레스는 4 비트 "패밀리 코드", 예를 들어 그에 한정되지는 않지만, "1010"으로 이루어질 수 있으며 디바이스 어드레스 바이트의 마지막 4 비트는 칩 선택 비트(예를 들면, A3, A2, A1, A0)일 수 있다. 다른 비트 길이의 패밀리 코드가 사용될 수 있다는 것은 본 발명의 범위내에 있다.
도 5는 본 발명의 일실시예에 따른 메모리에 대한 명령어 세트표이다. 디바이스 어드레스 바이트 후에, 수행될 동작 타입을 나타내기 위해 명령 바이트가 마스터에 의해 전달될 수 있다. 도 5의 표에 명령어 세트가 예시되어 있다. 명령어 세트에 다른 명령어가 사용될 수 있다는 것은 본 발명의 범위내에 있다.
도 6은 본 발명의 일실시예 따른 메모리의 읽기 명령 시퀀스에 대한 신호 타이밍 파형도이다. 어떤 메모리 위치를 랜덤하게 액세스하기 위해 읽기 명령어가 마스터에 의해 사용될 수 있다. 메모리(104)로부터의 읽기 데이터는 선택된 어드레스에서 시작할 수 있다. 읽기 명령어가 슬레이브로 전달된 후에, 2 바이트의 워드 어드레스가 전달되며, 슬레이브는 각 바이트가 수신된 후에 애크(ACK) 비트(예를 들면, "0")를 생성할 수 있다. 그리고, 슬레이브는 첫번째 데이터 바이트를 마스터로 전달할 수 있다. 더 많은 데이터가 읽혀져야 되면, 마스터는 다음 데이터 바이트를 출력하도록 슬레이브에게 알리는 애크 비트로 응답할 수 있다. 이는 마스터가 NACK 비트(예를 들면, 애크 비트 대신에 "1")로 응답할 때까지 지속될 수 있다. 메모리(104)는 각 읽기의 완료시 증분 순차 읽기를 제공할 수 있는 어드레스 포인터를 가질 수 있다. 따라서, 하나의 다중 읽기 연산동안 어드레스 시퀀스내에 저장된 어떠한 개수의 바이트도 메모리(104)로부터 연속으로 읽을 수 있다.
도 7은 본 발명의 일실시예에 따른 메모리의 쓰기 명령 시퀀스에 대한 신호 타이밍 파형을 나타내고 도 8은 본 발명의 일실시예에 따른 메모리의 쓰기 인에이블 명령 시퀀스에 대한 신호 타이밍 파형을 나타낸다. 메모리(104)로의 쓰기 이전에, 쓰기 인에이블(WREN) 명령어가 마스터(예를 들면, 디지털 프로세서(102))에 의해 전달되어 쓰기 인에이블 래치(도시하지 않음)를 세트한다. 쓰기 인에이블 래치가 세트되면, 워드 어드레스의 최상위 바이트(MSB)와 최하위 바이트(LSB)에 이어 (헤더 및 디바이스 어드레스 바이트를 포함하여) 쓰기 명령어(WRITE)가 나올 수 있다. 그리고, 마지막 ACK 비트가 수신되면, 마스터는 메모리(104)에 쓰여질 데이터 바이트를 전달할 수 있다.
도 9는 본 발명의 일실시예에 따른 메모리의 쓰기 디스에이블 명령 시퀀스에 대한 신호 타이밍 파형도이다. 쓰기 디스에이블(WRDI) 명령어는 쓰기 인에이블 래치(도시하지 않음)를 리셋할 수 있다. WRDI 명령어가 성공적으로 실행되고, 상태 레지스터 쓰기(WRSR) 명령어가 성공적으로 실행되고, 및/또는 WRITE 명령어가 성공적으로 실행되면, 쓰기 인에이블 래치가 리셋될 수 있다.
도 10은 본 발명의 일실시예에 따른 메모리의 읽기 상태 레지스터 명령 시퀀 스에 대한 신호 타이밍 파형도이다. 상태 레지스터 읽기(RDSR) 명령어는 메모리(104)의 상태 레지스터(도시하지 않음)에 액세스를 제공할 수 있다. 상태 레지스터는 쓰기 동작동안이라도 언제나 읽을 수 있다. 상태 레지스터는 다음과 같이 포맷될 수 있다.
7 6 5 4 3 2 1 0
X X X X BP1 BP0 WEL WIP
비트 4-7은 미래의 ID 비트용으로 보존될 수 있다. WIP(Write-In-Process) 비트는 메모리(104)가 쓰기 동작으로 사용중인 지를 나타낼 수 있다. 예를 들면, '1'로 세트하면 쓰기 동작이 진행중이고, '0'으로 세트하면 쓰기 동작이 진행중이지 않을 수 있다. 또한, 반대 비트가 사용될 수 있다. 어떠한 비트 사이즈의 상태 레지스터도 사용될 수 있고 어떠한 개수의 비트도 ID 비트로 보존될 수 있다는 것은 본 발명의 범위내에 있다. 상태 레지스터는 복수의 상태 레지스터일 수 있다.
쓰기 인에이블 래치(WEL) 비트는 쓰기 인에이블 래치(도시하지 않음)의 상태를 나타낼 수 있다. 예를 들면, '1'로 세트되면 쓰기 인에이블 래치는 메모리 어레이로의 쓰기를 허용하고, '0'으로 세트되면 메모리 어레이로의 쓰기를 허용하지 않을 수 있다. 또한, 반대 비트가 사용될 수 있다. 이 비트는 읽기 전용일 수 있다.
블록 보호(예를 들면, BP0 및 BP1) 비트는 어느 블록이 현재 쓰기 보호되어있는지를 나타낼 수 있다. BP0 및 BP1 비트는 WRSR 명령어를 통해 세트될 수 있다. BP0 및 BP1 비트는 비휘발성일 수 있다.
도 11은 본 발명의 일실시예에 따른 메모리의 쓰기 상태 레지스터 명령 시퀀스에 대한 신호 타이밍 파형도이다. 쓰기 상태 레지스터(WRSR) 명령어는 상태 레지 스터내의 적절한 비트에 쓰기를 함으로써 메모리 어레이의 보호의 선택(예를 들면, 4 레벨중 하나)을 허용할 수 있다. 메모리 어레이는 세그먼트(예를 들면, 4개의 세그먼트)로 분할될 수 있다. 세그먼트 각각은 다른 세그먼트에 관계없이 쓰기 보호될 수 있다. 세그먼트의 분할은 하기 표에 나타낸 것을 예로서 제어될 수 있다.
BP1 BP2 쓰기 보호 어레이 어드레스
0 0 없음
0 1 메모리 어레이의 상위 1/4
1 0 메모리 어레이의 상위 1/2
1 1 모든 메모리 어레이
도 12는 본 발명의 일실시예에 따른 메모리의 모두 소거 명령 시퀀스에 대한 신호 타이밍 파형도이다. 모두 소거(ERAL) 명령어는 단일 명령어로 전체 메모리 어레이를 모두 '1'(예를 들면, '0xFF')로 리셋하는데 사용될 수 있다. 쓰기 인에이블 래치가 세트되면, ERAL 명령어가 나오고, 그리고 나서 메모리 어레이는 '0xFF'로 리셋될 수 있다.
도 13은 본 발명의 일실시예에 따른 메모리의 모두 쓰기 명령 시퀀스에 대한 신호 타이밍 파형도이다. 모두 쓰기(WRAL) 명령어는 단일 명령어로 전체 메모리 어레이를 모두 '0'(예를 들면, '0x00')으로 세트하는데 사용될 수 있다. 쓰기 인에이블 래치가 세트되면, WRAL 명령어가 나오고, 그리고 나서 메모리 어레이는 'Ox00'로 세트될 수 있다.
본 발명이 바람직한 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명을 한정하지 않는다. 본 발명은 당업자에 의해 형태 및 기능에 있어서 변형물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 실시예는 단지 예 로서 본 발명의 범위를 한정하지 않는다.

Claims (26)

  1. 데이터, 어드레스, 및 제어를 위한 단일 노드 신호버스를 이용한 메모리로서,
    로우 단자 카운트 집적회로 패키지내에 패키징된 메모리 어레이를 포함하고,
    상기 로우 단자 카운트 집적회로 패키지는 전원에 연결하기 위한 제1 단자와, 접지에 연결하기 위한 제2 단자와, 단일 노드 신호버스에 연결하기 위한 제3 단자를 가지며,
    데이터, 어드레스, 및 제어 정보를 제공하기 위한 상기 단일 노드 신호버스가 상기 메모리 어레이에 직렬 디지털 신호를 연결함으로써,
    상기 데이터, 어드레스, 및 제어 정보를 디코딩하기 위한 클록을 상기 직렬 디지털 신호로부터 얻는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 집적회로 패키지는 3개의 단자를 갖는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 메모리 어드레스 선택을 위한 적어도 하나의 추가 단자를 더 포함하는 것을 특징으로 하는 메모리.
  4. 제1항에 있어서, 상기 직렬 디지털 신호는 직렬 전달 신호 프로토콜을 이용하는 것을 특징으로 하는 메모리.
  5. 제4항에 있어서, 상기 직렬 전달 신호 프로토콜은 맨체스터, PWM(pulse width modulation), NRZ(non-return to zero), PPM(pulse position modulation), FSK(frequency shift keying), PSK(phase shift keying), 및 ASK(amplitude shift keying)로 이루어진 그룹에서 선택된 것을 특징으로 하는 메모리.
  6. 제1항에 있어서, 상기 메모리 어레이는 읽기(READ), 쓰기(WRITE), 쓰기 인에이블(WREN), 쓰기 디스에이블(WRDI), 상태 레지스터 읽기(RDSR), 상태 레지스터 쓰기(WRSR), 모두 소거(ERAL) 및 모두 쓰기(WRAL)로 이루어진 그룹에서 선택된 명령어 세트를 갖는 것을 특징으로 하는 메모리.
  7. 제6항에 있어서, 상기 READ 명령어는 선택된 어드레스에서 시작하는 상기 메모리 어레이로부터의 데이터를 읽는 것을 특징으로 하는 메모리.
  8. 제6항에 있어서, 상기 WRITE 명령어는 선택된 어드레스에서 시작하는 상기 메모리 어레이에 데이터를 쓰는 것을 특징으로 하는 메모리.
  9. 제6항에 있어서, 상기 WREN 명령어는 쓰기 동작을 인에이블하는 것을 특징으로 하는 메모리.
  10. 제6항에 있어서, 상기 WRDI 명령어는 쓰기 동작을 디스에이블하는 것을 특징으로 하는 메모리.
  11. 제6항에 있어서, 상기 ERAL 명령어는 전체 메모리 어레이를 리셋하는 것을 특징으로 하는 메모리.
  12. 제6항에 있어서, 상기 WRAL 명령어는 전체 메모리 어레이를 세트하는 것을 특징으로 하는 메모리.
  13. 제1항에 있어서, 상기 메모리 어레이는 OTP 메모리, EPROM, EEPROM, 및 플래쉬 메모리로 이루어진 그룹에서 선택된 것을 특징으로 하는 메모리.
  14. 제1항에 있어서, 상기 메모리 어레이는 SRAM 및 DRAM으로 이루어진 그룹에서 선택된 것을 특징으로 하는 메모리.
  15. 디지털 프로세서; 및
    단일 노드 신호버스를 통해 상기 디지털 프로세서에 연결된 메모리 어레이를 포함하고,
    상기 단일 노드 신호버스상의 직렬 디지털 신호가 상기 디지털 프로세서와 상기 메모리 어레이 사이에 데이터, 어드레스, 및 제어 정보를 제공함으로써,
    상기 데이터, 어드레스, 및 제어 정보를 디코딩하기 위한 클록을 상기 직렬 디지털 신호로부터 얻는 것을 특징으로 하는 디지털 시스템.
  16. 제15항에 있어서, 로우 단자 카운트 집적회로 패키지가 상기 디지털 프로세서 및 상기 메모리 어레이를 패키징하는 것을 특징으로 하는 디지털 시스템.
  17. 제16항에 있어서, 상기 집적회로 패키지는 이중 다이 패키지인 것을 특징으로 하는 디지털 시스템.
  18. 제15항에 있어서, 상기 메모리 어레이는 OTP 메모리, EPROM, EEPROM, 및 플래쉬 메모리로 이루어진 그룹에서 선택된 것을 특징으로 하는 디지털 시스템.
  19. 제15항에 있어서, 상기 메모리 어레이는 SRAM 및 DRAM으로 이루어진 그룹에서 선택된 것을 특징으로 하는 디지털 시스템.
  20. 제15항에 있어서, 상기 디지털 프로세서는 마이크로프로세서, 마이크로컨트롤러, DSP, PLA, 및 ASIC으로 이루어진 그룹에서 선택된 것을 특징으로 하는 디지털 시스템.
  21. 제15항에 있어서, 상기 단일 노드 신호 버스에서 상기 디지털 프로세서는 마스터이고 상기 메모리 어레이는 슬레이브인 것을 특징으로 하는 디지털 시스템.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7788430B2 (en) * 2007-09-14 2010-08-31 Microchip Technology Incorporated Enhanced single-node protocol for data, address and control operations
KR100943137B1 (ko) 2008-05-13 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 장치의 테스트 방법
US8291143B1 (en) * 2009-02-11 2012-10-16 Brocade Communication Systems, Inc. Single line communication
US9755821B2 (en) 2015-04-02 2017-09-05 Samsung Electronics Co., Ltd. Device including single wire interface and data processing system including the same
KR102328014B1 (ko) 2015-08-24 2021-11-18 삼성전자주식회사 싱글 와이어 인터페이스를 포함하는 장치와 이를 포함하는 데이터 처리 시스템
TWI625915B (zh) * 2016-11-18 2018-06-01 Industrial Technology Research Institute 智慧型充電方法
CN111797045A (zh) * 2016-12-21 2020-10-20 艾尔默斯半导体股份公司 用于初始化差分双线数据总线的方法及传送数据的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1496444A2 (en) * 2003-07-07 2005-01-12 STMicroelectronics S.r.l. Method of generating an enable signal of a standard memory core and relative memory device
US20050268022A1 (en) * 2004-05-26 2005-12-01 Pelley Perry H Cache line memory and method therefor
US20050270972A1 (en) * 2004-05-28 2005-12-08 Kodialam Muralidharan S Efficient and robust routing of potentially-variable traffic for path restoration following link failure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4641302A (en) * 1985-06-24 1987-02-03 Racal Data Communications Inc. High speed packet switching arrangement
US4847867A (en) * 1986-09-01 1989-07-11 Nec Corporation Serial bus interface system for data communication using two-wire line as clock bus and data bus
US5198999A (en) * 1988-09-12 1993-03-30 Kabushiki Kaisha Toshiba Serial input/output semiconductor memory including an output data latch circuit
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5210846B1 (en) * 1989-05-15 1999-06-29 Dallas Semiconductor One-wire bus architecture
US5270972A (en) * 1992-04-14 1993-12-14 Xicor, Inc. Three terminal serial-communicating peripheral device
US5508971A (en) * 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
US5847450A (en) 1996-05-24 1998-12-08 Microchip Technology Incorporated Microcontroller having an n-bit data bus width with less than n I/O pins
US6055204A (en) * 1997-04-29 2000-04-25 Texas Instruments Incorporated Circuits, systems, and methods for re-mapping memory column redundancy
KR100264076B1 (ko) * 1997-06-20 2000-08-16 김영환 데이타 출력 드라이버 전류를 증가시킨 디램
FR2769744B1 (fr) * 1997-10-15 2001-03-30 Sgs Thomson Microelectronics Circuit integre a memoire comprenant un circuit interne de generation d'une haute tension de programmation
JP2001273773A (ja) * 2000-03-27 2001-10-05 Sanyo Electric Co Ltd 半導体メモリ装置
US6505266B1 (en) * 2000-04-07 2003-01-07 Jing Lu Gu Method and apparatus for a mix signal module
CN1159723C (zh) * 2000-08-29 2004-07-28 上海新茂半导体有限公司 一种串行存储器
GB0123422D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Improved memory controller
US6967591B1 (en) * 2002-04-15 2005-11-22 Linear Technology Corporation Multi-bit digital input using a single pin
TWI252494B (en) * 2003-06-11 2006-04-01 Samsung Electronics Co Ltd Memory system with reduced pin count
US6865113B2 (en) * 2003-07-23 2005-03-08 Catalyst Semiconductor, Inc. System and method for programming non-volatile memory
TWI258150B (en) * 2003-12-29 2006-07-11 Inventec Multimedia & Telecom Portable storage device with prompting function
US7315585B2 (en) * 2004-02-11 2008-01-01 Micrel, Inc. Clock-less serial data interface using a single pin
US20060248267A1 (en) * 2005-04-29 2006-11-02 Programmable Microelectronics Corporation Flash memory having configurable sector size and flexible protection scheme

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1496444A2 (en) * 2003-07-07 2005-01-12 STMicroelectronics S.r.l. Method of generating an enable signal of a standard memory core and relative memory device
US20050268022A1 (en) * 2004-05-26 2005-12-01 Pelley Perry H Cache line memory and method therefor
US20050270972A1 (en) * 2004-05-28 2005-12-08 Kodialam Muralidharan S Efficient and robust routing of potentially-variable traffic for path restoration following link failure

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