CN101326585B - 使用单节点数据、地址及控制总线的存储器 - Google Patents

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Abstract

一种集成电路数字装置通过单节点数据、地址及控制总线耦合到存储器。所述存储器可以是非易失性存储器及/或易失性存储器。所述存储器可封装在低引脚计数集成电路封装中。所述存储器集成电路封装可具有接地端子VSS、电源端子VDD或VCC及双向串行输入-输出(I/O)端子SCIO。可通过所述SCIO端子经由软件指令来执行存储器块地址设置。此外，当所述存储器集成电路封装上有三个以上端子可用时，可使用硬连线存储器块地址选择端子A0及A1。所述存储器可具有耦合到所述单节点数据、地址及控制总线的有源上拉及下拉驱动器。

Description

使用单节点数据、地址及控制总线的存储器
技术领域
本发明大体来说涉及半导体存储器，例如，电子可擦除可编程只读存储器(EEPROM)、快闪存储器、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等等，且更特定来说，涉及一种使用单节点数据、地址及控制总线的半导体存储器。
背景技术
考虑到成本及空间两者，集成电路数字装置，例如数字处理器(例如但不限于，微处理器、微控制器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)等等)逐渐变小，且具有较少的输入-输出(I/O)信号连接(例如，引脚)。集成电路装置通常可位于具有多个连接引脚的集成电路封装中。这些引脚中的至少两者必须分别用作电源及接地，例如VDD及VSS。这些集成电路装置可受益于额外存储器，例如外部存储器。例如，所述存储器可以是但不限于，一次可编程(OTP)、电子可编程只读存储器(EPROM)、电子可擦除及可编程只读存储器(EEPROM)、快闪存储器、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等等。
发明内容
一种存储器阵列(以下称为″存储器″)可耦合到具有最小数目连接的集成电路数字装置，例如，单节点数据、地址及控制总线，分别加上电源及接地，例如VDD(或VCC)及VSS，可需要用于存储器操作，因此可使用最小数目的三引脚集成电路封装(例如，SOT 23-3、SC70-3等)来封装所述存储器。当实施多个存储器时，存储器地址选择可利用低引脚计数集成电路封装(例如：SOT 23-5、SOT 23-6、MSOP-8、SOIC-8等等)上的额外地址选择引脚，及/或通过经由所述单节点数据、地址及控制总线对所述多个存储器中的每一者的存储器地址编程。
根据如本发明中所述的特定实例实施例，一种使用单节点数据、地址及控制总线的存储器包括经适配以耦合到单节点数据、地址及控制总线、电源以及接地的存储器阵列。所述存储器阵列具有用于驱动单节点数据、地址及控制总线的有源上拉及下拉总线驱动器。所述存储器阵列可封入在低端子计数集成电路封装中。所述存储器也可以是覆盖所述数字装置及存储器两者的多电路小片集成电路封装的一部分。
根据如本发明中所述的另一特定实例实施例，一种数字系统包括数字处理器，以及通过单节点数据、地址及控制总线耦合到所述数字处理器的存储器阵列。所述存储器阵列具有用于驱动所述单节点数据、地址及控制总线的有源上拉及下拉总线驱动器。在单节点数据、地址及控制总线上，数字处理器可以是主控端，且存储器阵列可以是从属端。
附图说明
通过参照结合附图所采用的以下说明可获得对本发明的更完整了解，其中：
图1图解说明根据本发明特定实例实施例耦合到具有单节点数据、地址及控制总线的存储器的集成电路数字装置的示意性方块图；
图2图解说明根据本发明特定实例实施例的实例性低引脚计数集成电路封装的示意性物理图；
图3图解说明根据本发明特定实例实施例在图1中图解说明的单节点数据、地址及控制总线的信号定时波形的示意图；
图4图解说明根据本发明特定实例实施例在存储器中的存储器装置地址字节分配的图式；
图5图解说明根据本发明特定实例实施例的存储器的指令集的表；
图6图解说明根据本发明特定实例实施例的存储器的读取命令序列的信号定时波形的示意图；
图7图解说明根据本发明特定实例实施例的存储器的写入命令序列的信号定时波形的示意图；
图8图解说明根据本发明特定实例实施例的存储器的写入启用命令序列的信号定时波形的示意图；
图9图解说明根据本发明特定实例实施例的存储器的写入停用命令序列的信号定时波形的示意图；
图10图解说明根据本发明特定实例实施例的存储器的读取状态寄存器命令序列的信号定时波形的示意图；
图11图解说明根据本发明特定实例实施例的存储器的写入状态寄存器命令序列的信号定时波形的示意图；
图12图解说明根据本发明特定实例实施例的存储器的擦除全部命令序列的信号定时波形的示意图；且
图13图解说明根据本发明特定实例实施例的存储器的写入全部命令序列的信号定时波形的示意图。
虽然本发明容许各种修改及替代形式，但已在图式中显示且此处将详细描述其特定实例实施例。然而，应了解，对此处的特定实例实施例的说明不打算将本发明限制为本文中揭示的特定形式，而是相反地，此发明包括如随附权利要求书所界定的所有修改及等效物。
具体实施方式
现在参照图式来示意性地图解说明特定实例实施例的细节。将以类似数字表示图式中的类似元件，且将以具有不同小写字母后缀的类似数字表示相似元件。
现在参照图1，其描绘根据本发明特定实例实施例耦合到具有单节点数据、地址及控制总线的存储器的集成电路数字装置的示意性方块图。数字处理器102可通过单节点数据、地址及控制总线106耦合到存储器104。数字处理器102可以是微处理器、微控制器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)等等。存储器104可以是非易失性存储器，例如，一次可编程(OTP)存储器、电子可编程只读存储器(EPROM)、电子可擦除及可编程只读存储器(EEPROM)、快闪存储器等等。存储器104也可以是易失性存储器，例如，静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等等。所述单节点数据、地址及控制总线106可为导电节点，例如，印刷电路板导体、集成电路小片接合节点等等。数字处理器102及存储器104可具有耦合到单节点数据、地址及控制总线106的有源上拉(例如，逻辑″1″)及下拉(例如，逻辑″0″)驱动器。数字处理器102及存储器104可耦合到共用电源回路(例如接地VSS等)及电源(例如VCC、VDD等)。
现在参照图2，其描绘低引脚计数集成电路封装的示意性物理图。存储器104可封装在低引脚计数集成电路封装(例如，SOT23-3、SOT23-5、SC70-3等等)中。预期(且在本发明范围内)，可使用任何低引脚计数集成电路封装来封入存储器104。也预期(且在本发明范围内)，数字处理器102及存储器104可封装在双电路小片集成电路封装中，其中单节点数据、地址及控制总线106可为所述集成电路封装内的接合线(未显示)或其它直接的电路小片对电路小片连接。所述集成电路封装可具有接地端子VSS、电源端子VDD或VCC及双向串行输入-输出(I/O)端子SCIO。另外，当三个以上端子可用于集成电路封装上时，可使用硬连线存储器地址选择端子A0及A1。预期(且在本发明范围内)，可通过所述SCIO端子经由软件指令执行存储器块地址设定。
现在参照图3，其描绘图1中图解说明的单节点数据、地址及控制总线的信号定时波形的示意图。单节点数据、地址及控制总线106可使用双向单节点总线及数据传输协议操作。可将一种将数据发送到总线106上的装置定义为传输器，且可将一种接收数据的装置定义为接收器。总线106可由可确定时钟周期、控制总线存取且可起始其全部操作的主要装置来控制。通常，存储器104可为从属端，且数字处理器102可为主控端。主控端及从属端两者均可作为传输器或接收器而操作，但主控端确定各自启动哪一操作模式(主要还是从属)。
所有命令均可在起始标头之后。所述起始标头可由(例如但不限于)从传输装置输出的8位二进制码(例如：01010101)组成。总线106上的信号协议可以是曼彻斯特(Manchester)编码，或者为任何其它类型的串行传送信号协议，例如，不归零(NRZ)、脉位调制(PPM)、频移键控(FSK)、相移键控(PSK)、幅移键控(ASK)等等，可使用初始起始标头字节(或其它长度的字)将主要及从属时钟一起同步化。
当寻址时，每一接收器可在接收某一数目的位(例如，每字节(8位))后产生确认。所述接收器可通过将SCIO端子拉高到(例如)实质上为VDD或VCC来确认一位的前一半，然后拉低到(例如)实质上为VSS来确认所述位的后(剩余)一半。在阵列读取期间，主控端可通过在已时钟输出到从属端的最后字节上产生确认位来向从属端发信号通知数据末端，例如，可传输″1″(高)，以指示不再发送数据。
如果某一时间周期内总线106上并无活动出现，则将发生总线重设。然后主要及从属装置两者可转回到备用模式。任何另外命令将以正确的起始标头进行以将寻址装置从备用模式带出。
现在参照图4，其描绘根据本发明特定实例实施例位于存储器中的存储器装置地址字节分配的图式。所述装置地址可跟随于来自主装置的起始标头。所述装置地址可由(例如但不限于)″1010″的四位″家族码″组成，且装置地址字节的最后四位可为芯片选择位(例如，A3、A2、A1及A0)。预期(且在本发明范围内)，可使用其它位长度的家族码。
参照图5，其描绘根据本发明特定实例实施例的存储器的指令集的表。在装置地址字节后，主控端可发送命令字节以指示待执行的操作类型。图5的表中出示特定实例性指令集。预期(且在本发明范围内)，可使用其它及另外的指令作为指令集。
参照图6，其描绘根据本发明特定实例实施例的存储器的读取命令序列的信号定时波形的示意图。所述读取指令可由主控端用来以随机方式存取任何存储器位置。可以选定地址开始从存储器104读取数据。在已将读取指令发送到从属端后，可传输两字节的字地址，其中从属端可在接收每一字节后产生确认(ACK)位，例如″0″。然后从属端可向主控端发送第一数据字节。如果要读取更多数据，则主控端可以用于指示从属端输出下一数据字节的确认位做出响应。此可继续直到主控端以NACK位(例如，取代确认位的″1″)做出响应。存储器104可具有在每一读取完成时可提供递增顺序读取的地址指针。因此在一次多重读取操作期间可从存储器104连续读取存储在地址序列中的任何数目的字节。
现在参照图7及8，根据本发明的特定实例实施例，其中图7描绘存储器的写入命令序列信号定时波形的示意图，且图8描绘存储器的写入启用命令序列信号定时波形的示意图。在写入到存储器104前，可由主控端(例如，数字处理器102)发送写入启用(WREN)指令，以设定写入启用锁存器(未显示)。一旦设定所述写入启用锁存器，即可发出写入指令(WRITE)(其中包含标头及装置地址字节)，然后发出字地址的最高有效字节(MSB)及最低有效字节(LSB)。然后在接收最后ACK位后，主控端则可将待写入的数据字节传输到存储器104中。
参照图9，其描绘根据本发明特定实例实施例的存储器的写入停用命令序列的信号定时波形的示意图。所述写入停用(WRDI)指令可重设写入启用锁存器(未显示)。当WRDI指令已成功执行、写入状态寄存器(WRSR)指令已成功执行且/或WRITE指令已成功执行时，可重设写入启用锁存器。
参照图10，其描绘根据本发明特定实例实施例的存储器的读取状态寄存器命令序列的信号定时波形的示意图。所述读取状态寄存器(RDSR)指令可提供对存储器104的状态寄存器(未显示)的存取。所述状态寄存器可在任何时间读取，甚至在写入操作期间。所述状态寄存器可格式化如下：
  7   6   5   4   3   2   1   0
  X   X   X   X   BP1   BP0   WEL   WIP
可保留位4-7来作为将来的ID位。写入进行中(WIP)位可指示存储器104是否正忙于写入操作。例如，当设定为“1”时，写入操作可为进行中，当设定为“0”时，没有写入正在进行。也可使用相反的位意义。预期(且在本发明范围内)，可使用任何位大小的状态寄存器，且可保留任何数目的位来作为ID位。所述状态寄存器可以是多个状态寄存器。
写入启用锁存(WEL)位可指示写入启用锁存器(未显示)的状态。例如，当设定为“1”时，写入启用锁存器可允许对存储器阵列的写入，当设定为“0”时，可不允许对所述存储器阵列进行写入。也可使用相反的位意义。此位可以是只读的。
块保护(例如，BP0及BP1)位可指示哪些块目前被写保护。可通过WRSR指令来设定BP0及BP1位。BP0及BP1位可为非易失性。
参照图11，其描绘根据本发明特定实例实施例的存储器的写入状态寄存器命令序列的信号定时波形的示意图。所述写入状态寄存器(WRSR)指令可通过写入到所述状态寄存器中的适当位来允许选择(例如)所述存储器阵列的四个保护等级中的一者。所述存储器阵列可分割为若干片段，例如，四个片段。每一片段均可与其它片段无关地被写入保护。片段的分割可依照(但不限于)下列表中所指示的实例来控制：
 BP1  BP2   写入保护的阵列地址
 0  0   无
 0  1   存储器阵列的上1/4
 1  0   存储器阵列的上1/2
 1  1   存储器阵列的全部
参照图12，其描绘根据本发明特定实例实施例的存储器的擦除全部命令序列的信号定时波形的示意图。所述擦除全部(ERAL)指令可用于以单个指令命令将整个存储器阵列重设为全“1”，例如，“0xFF”。一旦设定写入启用锁存器，即可发出ERAL指令，然后可将所述存储器阵列重设为“0xFF”。
参照图13，其描绘根据本发明特定实例实施例的存储器的写入全部命令序列的信号定时波形的示意图。所述写入全部(WRAL)指令可用于以单个指令命令将整个存储器阵列设定为全“0”，例如，“0x00”。一旦设定写入启用锁存器，则可发出WRAL指令，然后可将存储器阵列设定为“0x00”。
虽然已描绘、描述且通过参考本发明的实例实施例界定了本发明的实施例，但这种参考并不暗示对本发明的限制，且并未推断出这一限制。能够对所揭示的主题进行所属技术领域的技术人员及受益于本发明者可想到的形式及功能上的重要修改、变更及等效物。所描绘及描述的本发明实施例仅为实例，而不穷举本发明的范围。

Claims (24)

1.一种使用单节点数据、地址及控制总线的存储器，其包括：
存储器阵列，其适合于耦合到
单节点数据、地址及控制总线，
电源，及
接地；
所述存储器阵列具有用于驱动所述单节点数据、地址及控制总线的有源上拉及下拉总线驱动器；且
所述存储器阵列被封入到低端子计数集成电路封装中。
2.如权利要求1所述的存储器，其中所述存储器可操作产生一来自所述单节点数据、地址及控制总线上的接收信号的时钟信号。
3.如权利要求1所述的存储器，其中在所述单节点数据、地址及控制总线接收一字节后，所述存储器可操作产生一确认信号。
4.如权利要求3所述的存储器，其中所述确认信号包含在所述单节点数据、地址及控制总线上传输一逻辑0。
5.如权利要求1所述的存储器，其中所述集成电路封装具有三个端子。
6.如权利要求1所述的存储器，其进一步包括至少一个存储器地址选择端子。
7.如权利要求1所述的存储器，其中所述存储器阵列使用串行传送信号协议。
8.如权利要求7所述的存储器，其中所述串行传送信号协议选自由曼彻斯特(Manchester)、脉宽调制(PWM)、不归零(NRZ)、脉位调制(PPM)、频移键控(FSK)、相移键控(PSK)及幅移键控(ASK)组成的群组。
9.如权利要求1所述的存储器，其中所述存储器阵列具有选自由READ、WRITE、WREN、WRDI、RDSR、WRSR、ERAL及WRAL组成的群组的指令集，其中所述READ指令以选定地址开始从所述存储器阵列读取数据，所述WRITE指令以选定地址开始将数据写入到所述存储器阵列，所述WREN指令设定写入启用锁存器以启用写入操作，所述WRDI指令重设写入启用锁存器以停用写入操作，所述RDSR指令是从一状态寄存器读取的，所述WRSR指令写入到一状态寄存器，所述ERAL指令重设所述整个存储器阵列，所述WRAL指令设定所述整个存储器阵列。
10.如权利要求9所述的存储器，其中所述RDSR指令是从多个状态寄存器读取的。
11.如权利要求9所述的存储器，其中所述WRSR指令写入到多个状态寄存器。
12.如权利要求1所述的存储器，其中所述存储器阵列选自由一次可编程(OTP)存储器、电可编程只读存储器(EPROM)、电可擦除及可编程只读存储器(EEPROM)及快闪存储器组成的群组。
13.如权利要求1所述的存储器，其中所述存储器阵列选自由静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)组成的群组。
14.一种数字系统，其包括：
数字处理器；及
存储器阵列，其通过单节点数据、地址及控制总线耦合到所述数字处理器；
其中所述存储器阵列具有用于驱动所述单节点数据、地址及控制总线的有源上拉及下拉总线驱动器。
15.如权利要求14所述的数字系统，其中所述存储器阵列可操作产生一来自所述单节点数据、地址及控制总线上的接收信号的时钟信号。
16.如权利要求14所述的数字系统，其中在所述单节点数据、地址及控制总线接收一字节后，所述存储器阵列可操作产生一确认信号。
17.如权利要求16所述的数字系统，其中所述确认信号包含在所述单节点数据、地址及控制总线上传输一逻辑0。
18.如权利要求14所述的数字系统，其进一步包括封入所述存储器阵列的低端子计数集成电路封装。
19.如权利要求14所述的数字系统，其进一步包括封入所述数字处理器及存储器阵列的集成电路封装。
20.如权利要求19所述的数字系统，其中所述集成电路封装为双电路小片封装。
21.如权利要求14所述的数字系统，其中所述存储器阵列选自由一次可编程(OTP)存储器、电可编程只读存储器(EPROM)、电可擦除及可编程只读存储器(EEPROM)及快闪存储器组成的群组。
22.如权利要求14所述的数字系统，其中所述存储器阵列选自由静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)组成的群组。
23.如权利要求14所述的数字系统，其中所述数字处理器选自由微处理器、微控制器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)及专用集成电路(ASIC)组成的群组。
24.如权利要求14所述的数字系统，其中在所述单节点数据、地址及控制总线上，所述数字处理器为主控端且所述存储器阵列为从属端。
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