TWI396244B - 決定圖案位置和模穴位置的方法，以及應用其之形成錫塊之方法 - Google Patents

決定圖案位置和模穴位置的方法，以及應用其之形成錫塊之方法 Download PDF

Info

Publication number
TWI396244B
TWI396244B TW098112285A TW98112285A TWI396244B TW I396244 B TWI396244 B TW I396244B TW 098112285 A TW098112285 A TW 098112285A TW 98112285 A TW98112285 A TW 98112285A TW I396244 B TWI396244 B TW I396244B
Authority
TW
Taiwan
Prior art keywords
thermal expansion
substrate
coefficient
pattern
template
Prior art date
Application number
TW098112285A
Other languages
English (en)
Other versions
TW201005844A (en
Inventor
Ki-Sang Eum
Jung-Ho Leem
Original Assignee
Semes Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semes Co Ltd filed Critical Semes Co Ltd
Publication of TW201005844A publication Critical patent/TW201005844A/zh
Application granted granted Critical
Publication of TWI396244B publication Critical patent/TWI396244B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

決定圖案位置和模穴位置的方法，以及應用其之形成錫塊之方法
本發明是有關於一種決定圖案位置和模穴(cavity)位置的方法，以及應用其之形成錫塊的方法，且特別是有關於一種依據二基板的熱膨脹率來決定二基板中圖案位置的方法，以及透過上述方法來決定模板(template)之模穴位置的方法，以及透過上述方法來形成錫塊至基板的方法。
習知的微電子封裝技術(microelectronic packaging technology)中，應用錫塊(solder bump)代替銲線(wire)，作為電性連接用途。各種製作錫塊的製程已被採用，例如電鍍製程、錫膏印刷(Solder Paste Printing)製程、蒸鍍(evaporation)及脫水(dewatering)製程及錫球(solder ball)直接結合製程。
在上述製作錫塊的製程中，C4NP製程(Controlled Collapse Chip Connection New Process)在低成本的情況下可形成一精確的間距(pitch)，使半導體元件的成本降低，因此而廣受注目。此可參考美國專利號碼5,607,099、5,775,569及6,025,258中所揭露的C4NP技術。
習知的C4NP技術中，藉由熱壓法(thermocompression method)，將數個球狀錫塊形成於模板並結合至晶圓的凸塊接墊(bump pad)。凸塊接墊電性連接至半導體晶片之金屬銲線並且一凸塊底部金屬化(under-bump metallurgy,UBM)接墊形成於凸塊接墊上。UBM接墊係位於錫塊與凸塊接墊之間，以增進錫塊與凸塊接墊的結合性。
藉由切割製程，結合至錫塊的數個半導體晶片被切割為數個獨立單元，藉由熱壓法及底膠製程，獨立單元可結合至一基板，以形成一覆晶式晶片的形式。
一呈熔融的錫球射出至模板的模穴內並於模穴上固化成呈球狀的錫塊。模板的模穴對齊於基板上的凸塊接墊，並且藉由加熱，結合模板與具有凸塊接墊的基板。如此，呈球狀的錫塊被轉移至基板的凸塊接墊上，錫塊因此形成於基板的凸塊接墊上。
模板的熱脹係數(Thermal Expansion Coefficient,TEC)一般都與基板不同，因此，在形成錫塊與凸塊接墊的過程中，當模板與基板的組合被加熱時，模板的熱膨脹量亦不同於基板的熱膨脹量。因此，可能導致錫塊無法正確地置於凸塊接墊上。基於此現象，模板的熱脹係數應該實質上相同於或大於基板的熱脹係數的70%，以錫塊與凸塊接墊錯位。亦即，模板的熱脹係數與基板的熱脹係數間的差異應該小於30%內。然而，此將會導致模板與基板在材質選用上的限制。
一實施例提供一決定一基板之圖案位置的方法。無論基板的熱脹係數為何，都可決定基板之圖案位置。
一實施例提供一決定出一模板中的模穴位置的方法。無論基板的熱脹係數為何，都可決定模板中的模穴位置。
一實施例提供一形成一錫塊於一基板的方法。無論模板的熱脹係數為何，都可依據模板中正確的模穴位置，來形成錫塊於基板。
根據本發明之一些實施例，提供決定基板上的圖案位置的方法。方法包括以下步驟。取得一第一基板之一第一熱膨脹率(Δl 1 )，第一基板形成有一第一圖案並具有一第一熱脹係數，第一熱膨脹率係為第一基板在溫度變化中，每單位長度與熱膨脹量的比例；取得一第二基板之一第二熱膨脹率(Δl 2 )，第二基板形成有一第二圖案，第二圖案對應至第一圖案，第二基板並具有一與第一熱脹係數相異的第二熱脹係數，第二熱膨脹率係為第二基板在溫度變化中，每單位長度與熱膨脹量的比例；在第二基板之熱膨脹量發生之前，依據第一熱膨脹率及第二熱膨脹率(Δl 1 及Δl 2 )及一第一原點位置L11 ，決定第二圖案之一第二原點位置(L21 )，其中第一原點位置L11 係為第一圖案在第一基板之熱膨脹量發生之前的位置。
在一實施例中，由下列式(1)決定第二原點位置(L21 )。
在一實施例中，第二原點位置(L21 )可由以下步驟決定。決定第一圖案之第一原點位置L11 。於第一基板之熱膨脹量發生之後，依據下列式(2)取得第一圖案之第一變形位置。
L12 =L11 (1+Δl 1 )------------(2)
其中，L11 為第一原點位置，而Δl 1 為第一基板之第一熱膨脹率。以及，於第一基板之熱膨脹量發生之後，依據下列式(3)取得第一圖案之第一變形位置。
L22 =L21 (1+Δl 2 )------------(3)
其中，L21 為該第二原點位置，而Δl 2 為該第二基板之該第二熱膨脹率。然後，等化第一變形位置L12 及第二變形位置L22 ，以依據第一熱膨脹率及第二熱膨脹率(Δl 1 及Δl 2 )及第一原點位置(L11 )，決定出第二原點位置(L21 )。
根據本發明之一些實施例，提供一決定一模板之一模穴位置的方法。方法包括以下步驟。取得一晶圓之一第一熱膨脹率(Δl 1 )，晶圓形成有一圖案並具有一第一熱脹係數，第一熱膨脹率係為晶圓在溫度變化中，每單位長度與熱膨脹量的比例。取得一模板之一第二熱膨脹率(Δl 2 )，模板形成有一模穴，模穴對應至晶圓之圖案，模板並具有一與第一熱脹係數相異的第二熱脹係數，第二熱膨脹率係為模板在溫度變化中，每單位長度與熱膨脹量的比例。在晶圓之熱膨脹量發生之前，依據第一熱膨脹率及第二熱膨脹率(Δl 1 及Δl 2 )及一第一原點位置(Zw)，決定模穴之一第二原點位置(Zc)。其中，第一原點位置(Zw)係為晶圓之圖案在晶圓之熱膨脹量發生之前的位置。
在一實施例中，可由下列式(4)決定第二原點位置(Zc)。
根據本發明之一些實施例，提供形成一錫塊於一基板的方法。方法包括以下步驟。提供一基板，基板具有一凸塊接墊並具有一第一熱膨脹率(Δl 1 )及一第一熱脹係數，第一熱膨脹率係為基板在溫度變化中，每單位長度與熱膨脹量的比例。提供一模板，模板具有一第二熱膨脹率(Δl 2 )、一與第一熱脹係數相異的第二熱脹係數，第二熱膨脹率係為模板在溫度變化中，每單位長度與熱膨脹量的比例。形成一模穴於模板上，模穴對應於凸塊接墊，依據第一熱膨脹率Δl 1 及第二熱膨脹率Δl 2 ，決定模穴之位置。設置呈熔融的錫膏(solder)至模穴。藉由回焊模板，形成一錫球於模穴。對齊基板與模板，使凸塊接墊與錫球接觸。加熱基板及模板，以轉錄(transcribe)錫球至凸塊接墊上。
在一實施例中，可由下列式(5)，決定模穴位置。
其中，Zc為模板之熱膨脹量發生之前的模穴位置，而Zw為晶圓之熱膨脹量發生之前的圖案位置。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
下文特舉本發明之實施例並配合所附圖式作詳細說明。然本發明係可以不同形式實施而非限定於文中所提之實施例。於此，文中所提之實施例僅為本發明之揭露能更加徹底和完整，藉此將本發明之範圍完全地傳達給此技術領域中通常知識者。另外，於圖式中相似元件大致上係沿用相似標號。
於文中，當闡述一元件位在另一元件之「上」，是指此元件是直接位在另一元件之上，亦或在其間存在有其它的中間元件(intervening element)。相對地，當闡述元件是「直接」位在另一元件之「上」時，則其間不存在有其它中間元件。於文中，「及/或」是指包括一或多個相關項目之任意或所有組合。
於文中，「第一」及「第二」是用以描述不同元件(elements)，此命名方式僅用於區別元件，故文中所述之此類元件不應以此為限。舉例來說，因為此類用語僅用於區別不同的元件，故一第一元件是可以命名成一第二元件，一第二元件同樣亦可以命名成一第一元件，於此並沒有脫離本發明之精神和範圍。
於文中，如「下方」、「底下」、「下面的」、「上方」、「上面的」等相似的空間相對性用語，係描述圖式中一元件與另一元件之關係。另外，此類空間相對性用語應包含裝置間之方位之外，還應包含圖式所描繪的方位。舉例來說，若圖示中裝置翻轉倒置，則原來元件「下方」或「底下」之另一元件係改變其方位，成為原來元件「上方」或「上面的」。因此，在隨著圖式定位方向改變時，此「下方」是可包含具相同線性指向的「下方」和「上方」的。
於文中所用之專門用語僅作為描述之用，並非用以限定本發明。除非本文明確地指出，否則單數形式「一個」亦包括複數形式「數個」。此外，當使用「包括」於說明書中時，係用以以詳述指定特徵、事物、步驟、操作、元件及/或部件的存在，但並不排除一或多個附加之特徵、事物、步驟、操作、元件及/或部件的存在。
於文中，本發明實施例係以剖面圖加以說明，此剖面圖為本發明理想性實施例之示意圖。就其本身而言，例如由製造技術及/或公差等因素，是可能產生與圖式示形狀之差異。因此，本發明實施例不應局限於圖式中繪示之特定形狀，而應包括如製造方式所造成之形狀上的差異。舉例而言，一平坦的植入區域(region)，實際上仍會具有不平整及/或非線性等部份。因此，圖式描繪之區域本質上為示意的，其形狀係不限定為裝置區域之實際形狀，更非用以限制本發明之範圍。
於文中，除非更進一步定義，否則所有在本文中使用之命名(包括科技術語及科學術語)係與本發明所屬技術領域中之通常知識為相同意義。再者，除非文中明確地定義，否則例如在一般字典裡所定義之名稱應被視為與相關技術背景之意義一致，而不會被解讀為理想化或過度正規之意義。
以下將撘配圖式詳細介紹本發明之實施例。
第1圖繪示依照本發明一實施例之決定圖案位置於不同的基板的方法流程圖。
如第1圖所示，於步驟S110中，取得一形成有第一圖案之第一基板的一第一熱膨脹率(Δl 1 )。第一熱膨脹率(Δl 1 )意指第一基板在溫度變化中，每單位長度與熱膨脹量的比例，因此可意指第一基板中，每單位溫度的單位熱膨脹量。在本實施例中，第一熱膨脹率(Δl 1 )意指為第一基板在第一溫度與第二溫度的溫差下，沿著第一基板之縱向方向的單位膨脹長度。第一溫度與第二溫度視製程條件及環境變化而定。
第一基板可包含一半導體基板及第一圖案。不同種類的電路元件可形成於半導體基板上。第一圖案包含一接墊，其電性連接於第一基板上的電路元件。接墊可包含一形成有數個錫塊的凸塊接墊，且數個第一圖案可形成於第一基板上。
雖然本實施例的半導體基板以第一基板為例作說明，然本技術領域中的通常知識者應當明暸，只要可形成第一圖案的基板，都是本實施例中所指稱的第一基板。例如，用於平面顯示裝置的玻璃基板亦可作為第一基板。此外，然本技術領域中的通常知識者應當明暸，第一基板的外型、體積及相關位置等亦可有其它變化。
於步驟S120中，取得一形成有第二圖案之第二基板的一第二熱膨脹率(Δl 2 )。第二熱膨脹率(Δl 2 )意指第二基板在溫度變化中，每單位長度與熱膨脹量的比例，因此可意指第二基板中，每單位溫度的單位熱膨脹量。在本實施例中，第二熱膨脹率(Δl 2 )意指為第二基板在第一溫度與第二溫度的溫差下，沿著第二基板之縱向方向的單位膨脹長度。第一溫度與第二溫度視製程條件及環境變化而定。
第一基板的第一熱脹係數可不同於第二基板的第二熱脹係數。例如，第二熱脹係數可大於第一熱脹係數。且，第一熱脹係數與第二熱脹係數的差異不必小於30%。當第一基板包含矽(Si)而第二基板包含玻璃時，第一熱脹係數約為3.2×10-6 而第二熱脹係數約為4.5×10-6 ，第一熱脹係數與第二熱脹係數的差異約為40%。實質上地，對於第一熱脹係數與第二熱脹係數的差異並不作任何限制。
當第一基板與第二基板互相對齊時，在第二溫度下，第二圖案可各自地設於第一圖案上。例如，當在第二溫度進行一製程時，第一基板與第二基板係以第一圖案與第二圖案互相面對的方式來互相對齊。
於步驟S130中，依據第一熱膨脹率及第二熱膨脹率(Δl 1 ,Δl 2 )，決定第二圖案的第二原點位置(L21 )。因為第一圖案與第二圖案可互相面對，第二圖案的第二原點位置(L21 )可對應至第一圖案的第一原點位置(L11 )。
於步驟S131中，在本實施例中，第一原點位置(L11 )可比第二原點位置(L21 )還早決定出來。之後，依據第一原點位置(L11 )及第一熱膨脹率(Δl 1 )，決定第一基板的第一變形位置(L12 )，如下列方程式所示。
L12 =L11 (1+Δl 1 )-------------(2)
然後，第一基板及第二基板可加熱至一第二溫度，第一及第二基板由於第一熱膨脹率(Δl 1 )的關係而發生熱膨脹。由於第一圖案必須對齊第二圖案，第二圖案的第一變形位置(L12 )必須相同於第二圖案的第二變形位置(L22 )。因此，依據以上的要求，可決定第二圖案的第二原點位置(L21 )。第一變形位置(L12 )與第二變形位置(L22 )實質上相同，第二變形位置(L22 )可由下列式(3)決定。
L22 =L21 (1+Δl 2 )-------------(3)
當第一變形位置(L12 )實質上相同於第二變形位置(L22 )時，式(2)及式(3)可表示成下列式(4)。
L12 =L11 (1+Δl 1 )=L21 (1+Δl 2 )=L22 ---(4)
如此，可由下列式(1)決定第二原點位置(L21 )。
根據上述實施例，第一及第二基板可具有不同的熱脹係數，其差異允許超過30%。藉由第一及第二基板的第一熱膨脹率及第二熱膨脹率以及第一基板上第一圖案的第一原點位置，可精確地決定第二基板上第二圖案的第二原點位置。同樣地，由第一原點位置可容易地決定第二原點位置。如此，第一基板及第二基板在材質選用上不受限制，可以從多種材質中選擇出作為第一基板及第二基板的材質，即使該些材質的熱脹係數差異甚大。
以下將介紹上述決定第二原點位置的方法的實施例。在下述的實施例中，以一矽基板作為第一基板，齒科微晶玻璃(dental glass)作為第二基板。
第一基板的第一熱脹係數約為3.2×10-6 /℃,，其橫向、縱向及厚度的尺寸各約為25公釐(mm)、300mm及10mm。
數個第一圖案沿著第一基板的縱向設於第一基板，且該些第一圖案之間相隔約15mm的距離。每個第一圖案上沿著第一基板之縱向方向的寬度約為5mm，且沿著第一基板之橫向方向的長度約為10mm。第一圖案中的第一個圖案相距第一基板的橫向邊緣約為10mm,第一圖案中的最後一個圖案相距第一基板的橫向邊緣約為5mm。因此，每個第一圖案的第一原點位置L11 分別為10mm、30mm、50mm、70mm、90mm、110mm、130mm、150mm、170mm、190mm、210mm、230mm、250mm、270mm及290mm。
第二基板的第二熱脹係數約為4.5×10-6 /℃,，其橫向、縱向及厚度的尺寸各約為25mm、300mm及10mm。第二熱脹係數約為第一熱脹係數的140%。
然後，第一及第二基板從第一溫度被加熱至第二溫度，第一溫度約為25℃，例如是室溫，而第二溫度約為250℃。
沿著第一基板之橫向方向量測到的第一熱膨脹率(Δl 1 )約為0.000104，而沿著第二基板之橫向方向量測到的第二熱膨脹率(Δl 2 )約為0.000074。
依據上述所揭露的內容，由式(1)可計算出第二圖案的第二原點位置。下表1列出第二圖案的第二原點位置。式(1)為加熱第二圖案前，每個第二圖案理論上的原點位置。
之後，第二圖案分別實質上地形成於表1中第二基板的每個第二原點位置L21 上。第二原點位置的基準線(base line)亦為第二基板的橫向邊緣，使得第一基板上第一圖案的第一原點位置及第二基板上的第二圖案亦沿著第二基板的縱向方向設於第二基板。
包含有第一圖案的第一基板且包含有第二圖案的第二基板從第一溫度被加熱至第二溫度。因此，第一及第二圖案分別依據第一及第二基板的熱脹係數發生熱變形。分別量測第一及第二基板的熱變形量，量測到的第一及第二圖案的第一變形位置L12 及第二變形位置L22 分別列出於表2及表3。
之後，第一圖案的第一變形位置(L12 )與第二圖案的第二變形位置(L22 )的比較列於表4。
如表4所示，熱膨脹之後，第一及第二圖案的變形位置差約小於6μm。因此，當第一及第二基板的對齊允許誤差設定於10μm內時，上述第一及第二圖案的最大變性誤差落於對齊允許誤差內。
依據本發明的實施例，無論第一及第二基板的熱脹係數為何，可決定出第二基板上的第二圖案的第二原點位置。因此，第一及第二基板在材質選用上並無限制，在不考慮所選用材質的熱脹係數下，可以從多種材質中選擇出作為第一基板及第二基板的材質。此外，亦可降低熱膨脹後的第一及第二圖案間的對齊誤差，以增進製程的可靠度。
第2圖繪示依照本發明一實施例之決定模板之模穴位置的方法流程圖。
於步驟S210中，取得一晶圓的第一熱膨脹率(Δl 1 )，晶圓形成有一圖案。第一熱膨脹率(Δl 1 )意指晶圓在溫度變化中，每單位長度與熱膨脹量的比例，因此可意指晶圓中，每單位溫度的單位熱膨脹量。在本實施例中，第一熱膨脹率(Δl 1 )意指為晶圓在第一溫度與第二溫度的溫差下，沿著晶圓中平面區的邊線的單位膨脹長度。第一溫度與第二溫度視製程條件及環境變化而定。不同種類的半導體電路元件可形成於晶圓上，且圖案可包含一接墊。接墊電性連接於晶圓上的電路元件並可包含一形成有數個錫塊的錫塊的凸塊接墊上，且數個第一圖案可形成於晶圓上。
於步驟S220中，取得一包含有模穴的模板的第二熱膨脹率(Δl 2 )。第二熱膨脹率(Δl 2 )意指模板在溫度變化中，每單位長度與熱膨脹量的比例，因此可意指模板中，每單位溫度的單位熱膨脹量。在本實施例中，第二熱膨脹率(Δl 2 )意指為模板在第一溫度與第二溫度的溫差下，沿著模板之縱向方向的單位膨脹長度。第一溫度與第二溫度視製程條件及環境變化而定。
晶圓的第一熱脹係數可不同於模板的第二熱脹係數。例如，第二熱脹係數可大於第一熱脹係數。且，第一熱脹係數與第二熱脹係數的差異不必小於30%。當晶圓包含矽(Si)而模板包含玻璃時，第一熱脹係數約為3.2×10-6 而第二熱脹係數約為4.5×10-6 ，第一熱脹係數與第二熱脹係數的差異約為40%。實質上地，對於第一熱脹係數與第二熱脹係數的差異並不作任何限制。
當第一基圓與模板互相對齊時，在第二溫度下，模板的模穴可各自地設於晶圓的圖案上。例如，當在第二溫度進行一製程時，晶圓與模板係以圖案與模穴互相面對的方式來互相對齊。
於步驟S230中，依據第一熱膨脹率及第二熱膨脹率(Δl 1 ,Δl 2 )，可決定模穴的第二原點位置(Zc)。因為模板的模穴與晶圓的圖案互相面對，模穴的第二原點位置(Zc)可對應至晶圓的第一原點位置(Zw)，並可由下式(5)決定。
決定模穴的第二原點位置(Zc)的方法係相似於決定第1圖所示之第二圖案的第二原點位置L21 的方法。因此，決定模穴的第二原點位置(Zc)的其它細部描述在此不再贅述。
根據上述實施例，雖然晶圓及模板的熱脹係數超過30%，藉由晶圓及模板的第一熱膨脹率及第二熱膨脹率以及晶圓上的圖案的第一原點位置，可精確地決定模板上的模穴的第二原點位置。同樣地，無論第一熱脹係數及第二熱脹係數為何，由圖案的原點位置，可容易地決定出模穴的原點位置。如此，晶圓及模板在材質選用上不受限制，可以從多種材質中選擇出作為晶圓及模板的材質，即使該些材質的熱脹係數差異甚大。
第3至6圖繪示依照本發明一實施例之基板上的錫塊形成示意圖。
如第3圖所示，凸塊接墊25可形成於基板20。基板20具有第一熱膨脹率(Δl 1 )，第一熱膨脹率(Δl 1 )意指基板20在溫度變化中，每單位長度與熱膨脹量的比例。
在一實施例中，數個凸塊接墊25可依據製程條件形成於基板20，因此，第一原點位置Zw意指基板20在加熱前，凸塊接墊25的原點位置，其可視製程條件及環境條件作任意變化。凸塊接墊25對應地設於模板之模穴。底凸塊金屬(Under-Bump Metallurgy,UBM)接墊(未繪示)可形成於凸塊接墊25上，以增進凸塊接墊25與錫塊的結合性。
一對位標記(aligning mark)(未繪示)更可形成於基板20，以準確地使模板與基板20對準。
如第4圖所示，提供一包含有模穴的模板10。
在一實施例中，模板10可具有一與基板20之第一熱脹係數相異的第二熱脹係數。此外，模板10可具有一第二熱膨脹率(Δl 2 )，其意指為模板10在溫度變化中，每單位長度與熱膨脹量的比例。
在一實施例中，模板10可包括一含氧化矽(silicon oxide)的玻璃基板。該氧化矽例如是硼矽玻璃(borosilicate glass)及硼磷矽玻璃(borophosphosilicate glass,BPSG)。例如，模板可以是一方形平板。
模穴11可形成於模板10之一表面，且呈熔融的錫膏12可設於模板10的模穴內。在加熱模板10之前，第二原點位置Zc，即模穴11的原點位置可依據第一熱膨脹率及第二熱膨脹率(Δl 1 ,Δl 2 )決定出來。由於模板10的模穴11可面對基板20的凸塊接墊25，模穴的第二原點位置Zc可對應至凸塊接墊25的第一原點位置Zw，且可由下列式(6)決定其值。
在一實施例中，模板10的模穴11可藉由濕蝕刻製程並使用蝕刻光罩圖案來形成。舉例來說，蝕刻光罩圖案可形成模板11，以部份地暴露模板中對應於模穴11之一表面。然後，使用呈液態的氫氟酸(hydrogen fluoride,HF)溶液作為蝕刻劑且透過濕蝕刻製程，部份地移除模板中暴露的部份，以於模板11的表面形成出模穴11。光罩圖案可藉由光蝕刻製程(photolithography process)且使用光阻圖案(photoresist pattern)來製成，且光罩圖案可包含多晶矽(polysilicon)及氮化矽(silicon nitride)。
呈熔融的錫膏12可設於模板11之模穴。舉例來說，呈熔融的錫膏12可透過噴嘴射出至模穴11，並藉由第5圖所示之回焊製程(reflow)而於固化後成為錫球13。
如第5圖所示，當模穴11完全地被呈熔融的錫膏12所填滿時，藉由降低模板10的模溫至低於錫膏的熔點，使位於模板10之模穴11中呈熔融的錫膏12固化後成為錫球。
藉由加熱模板10至回焊溫度，模穴11內固化的錫球可重新熔化至液態，並依據表面張力的關係，重新固化成一呈球狀的錫球13。
如第6圖所示，包括凸塊接墊25的基板20可與包含錫球13的模板對齊。之後，模板10及基板20加熱至一高溫，使錫球13轉錄(transcribe)至凸塊接墊25，以形成錫塊至基板上。
雖然晶圓及模板的熱脹係數可相差超過30%，仍可依據晶圓及模板的第一熱膨脹率及第二熱膨脹率以及晶圓中圖案的原點位置，精確地決定出模板中模穴的原點位置。如此，即使第一熱脹係數及第二熱脹係數的值不相同，仍可從圖案的原點位置決定出模穴的原點位置。如此，晶圓及模板在材質選用上並無限制。因此，可以從多種材質中選擇出作為第一基板及第二基板的材質，即使該些材質的熱脹係數差異甚大。
依據本發明上述實施例，即使第一基板及第二基板的熱脹係數的值不相同，可在第二基板的熱膨脹發生之前，決定出第二基板中第二圖案的原點位置。如此，晶圓及模板在材質選用上並無限制。因此，可以從多種材質中選擇出作為第一基板及第二基板的材質，即使該些材質的熱脹係數差異甚大。此外，第一基板及第二基板的對齊誤差可降到最低。本發明之實施例可應用於二基板中之二圖案的對齊過程，該二基板的熱脹係數的值可不相同。例如，本發明之實施例可有效率地透過模板來形成錫塊至半導體基板上。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．模板
11．．．模穴
12．．．錫膏
13．．．錫球
20．．．基板
25．．．凸塊接墊
L12 ．．．第一變形位置
L22 ．．．第二變形位置
Δl 1 ．．．第一熱膨脹率
Δl 2 ．．．第二熱膨脹率
L11 、Zw．．．第一原點位置
L21 、Zc．．．第二原點位置
S110、S120、S130、S131、S133、S135、S210、S220、S230．．．步驟
第1圖繪示依照本發明一實施例之決定圖案位置於不同的基板的方法流程圖。
第2圖繪示依照本發明一實施例之決定模板之模穴位置的方法流程圖。
第3至6圖繪示依照本發明一實施例之基板上的錫塊形成示意圖。
S110、S120、S130、S131、S133、S135．．．步驟

Claims (7)

  1. 一種決定基板上的圖案位置的方法，包括：取得一第一基板之一第一熱膨脹率(Δl 1 )，該第一基板形成有一第一圖案並具有一第一熱脹係數(Thermal Expansion Coefficient,TEC)，該第一熱膨脹率係為該第一基板在溫度變化中，每單位長度與熱膨脹量的比例；取得一第二基板之一第二熱膨脹率(Δl 2 )，該第二基板形成有一第二圖案，該第二圖案對應至該第一圖案，該第二基板並具有一與該第一熱脹係數相異的第二熱脹係數，該第二熱膨脹率係為該第二基板在溫度變化中，每單位長度與熱膨脹量的比例；在該第二基板之熱膨脹量發生之前，依據該第一熱膨脹率及該第二熱膨脹率(Δl 1 及Δl 2 )及一第一原點位置(L11 )，決定該第二圖案之一第二原點位置(L21 )，其中該第一原點位置(L11 )係為該第一圖案在該第一基板之熱膨脹量發生之前的位置。
  2. 如申請專利範圍第1項所述之方法，其中該第二原點位置(L21 )係由下列式(1)決定：
  3. 如申請專利範圍第1項所述之方法，其中於決定該第二原點位置(L21 )之該步驟包括：決定該第一圖案之該第一原點位置L11 ；於該第一基板之熱膨脹量發生之後，依據下列式(2)取得該第一圖案之一第一變形位置：L12 =L11 (1+△l 1 )-------------(2)其中，式(2)中之L11 為該第一原點位置，而△l 1 為該第一基板之該第一熱膨脹率；該第二基板之熱膨脹量發生之後，依據下列式(3)取得該第二圖案之一第二變形位置L22 ：L22 =L21 (1+△l 2 )------------(3)其中，式(3)中之L21 為該第二原點位置，而△l 2 為該第二基板之該第二熱膨脹率；以及等化該第一變形位置L12 及該第二變形位置L22 ，以依據該第一熱膨脹率及該第二熱膨脹率(△l 1 及△l 2 )及該第一原點位置(L11 )，決定出該第二原點位置(L21 )。
  4. 一種決定一模板之一模穴位置的方法，包括：取得一晶圓之一第一熱膨脹率(△l 1 )，該晶圓形成有一圖案並具有一第一熱脹係數，該第一熱膨脹率係為該晶圓在溫度變化中，每單位長度與熱膨脹量的比例；取得一模板之一第二熱膨脹率(△l 2 )，該模板形成有一模穴，該模穴對應至該晶圓之該圖案，該模板並具有一與該第一熱脹係數相異的第二熱脹係數，該第二熱膨脹率係為該模板在溫度變化中，每單位長度與熱膨脹量的比例；在該晶圓之熱膨脹量發生之前，依據該第一熱膨脹率及該第二熱膨脹率(△l 1 及△l 2 )及一第一原點位置(Zw)，決定該模穴之一第二原點位置(Zc)，其中該第一原點位置(Zw)係為該晶圓之該圖案在該晶圓之熱膨脹量發生之前的位置。
  5. 如申請專利範圍第4項所述之方法，其中該第二原點位置(Zc)係由下列式(4)決定：
  6. 一種形成一錫塊於一基板的方法，包括：提供一基板，該基板具有一凸塊接墊並具有一第一熱膨脹率(Δl 1 )及一第一熱脹係數，該第一熱膨脹率係為該基板在溫度變化中，每單位長度與熱膨脹量的比例；提供一模板，該模板具有一第二熱膨脹率(Δl 2 )及一與該第一熱脹係數相異的第二熱脹係數，該第二熱膨脹率係為該模板在溫度變化中，每單位長度與熱膨脹量的比例；形成一模穴於該模板上，該模穴對應於該凸塊接墊，依據該第一熱膨脹率(Δl 1 )及該第二熱膨脹率(Δl 2 )，決定該模穴之位置；設置呈熔融的錫膏(solder)至該模穴；藉由回焊該模板，一錫球(solder ball)形成於該模穴；對齊該基板與該模板，使該凸塊接墊與該錫球接觸；以及加熱該基板及該模板，以轉錄(transcribe)該錫球至該凸塊接墊。
  7. 如申請專利範圍第6項所述之方法，其中該模穴之位置係由下列式(5)決定： 其中，式(5)中之Zc為該模板之熱膨脹量發生之前時，該模穴的位置，而Zw為一晶圓之熱膨脹量發生之前時，一圖案的位置。
TW098112285A 2008-07-25 2009-04-14 決定圖案位置和模穴位置的方法，以及應用其之形成錫塊之方法 TWI396244B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080072576A KR101007932B1 (ko) 2008-07-25 2008-07-25 패턴 위치 결정 방법, 캐비티 위치 결정 방법 및 솔더 범프형성 방법

Publications (2)

Publication Number Publication Date
TW201005844A TW201005844A (en) 2010-02-01
TWI396244B true TWI396244B (zh) 2013-05-11

Family

ID=41570455

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098112285A TWI396244B (zh) 2008-07-25 2009-04-14 決定圖案位置和模穴位置的方法，以及應用其之形成錫塊之方法

Country Status (3)

Country Link
KR (1) KR101007932B1 (zh)
TW (1) TWI396244B (zh)
WO (1) WO2010011017A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040041270A1 (en) * 2002-08-27 2004-03-04 Shinko Electric Industries Co., Ltd. Semiconductor package, method of production of same, and semiconductor device
US20050133916A1 (en) * 2003-12-17 2005-06-23 Stats Chippac, Inc Multiple chip package module having inverted package stacked over die
US20060027841A1 (en) * 2004-08-04 2006-02-09 Sharp Kabushiki Kaisha Stack type semiconductor apparatus package and manufacturing method thereof
US20060286716A1 (en) * 2002-12-18 2006-12-21 K-Tec Devices Corp. Flip-chip mounting electronic component and method for producing the same, circuit board and method for producing the same, method for producing package

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324332B1 (ko) * 2000-01-04 2002-02-16 박종섭 솔더 조인트 신뢰성을 향상시킨 비지에이 반도체 패키지및 그 제조 방법
US7061122B2 (en) * 2002-10-11 2006-06-13 Tessera, Inc. Components, methods and assemblies for multi-chip packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040041270A1 (en) * 2002-08-27 2004-03-04 Shinko Electric Industries Co., Ltd. Semiconductor package, method of production of same, and semiconductor device
US20060286716A1 (en) * 2002-12-18 2006-12-21 K-Tec Devices Corp. Flip-chip mounting electronic component and method for producing the same, circuit board and method for producing the same, method for producing package
US20050133916A1 (en) * 2003-12-17 2005-06-23 Stats Chippac, Inc Multiple chip package module having inverted package stacked over die
US20060027841A1 (en) * 2004-08-04 2006-02-09 Sharp Kabushiki Kaisha Stack type semiconductor apparatus package and manufacturing method thereof

Also Published As

Publication number Publication date
WO2010011017A1 (en) 2010-01-28
KR101007932B1 (ko) 2011-01-14
TW201005844A (en) 2010-02-01
KR20100011382A (ko) 2010-02-03

Similar Documents

Publication Publication Date Title
US5219117A (en) Method of transferring solder balls onto a semiconductor device
US6528344B2 (en) Chip scale surface-mountable packaging method for electronic and MEMS devices
TW449890B (en) Process for forming cone shaped solder for chip interconnection
TW546693B (en) Hollow solder structure having improved reliability and method of manufacturing the same
US6599775B2 (en) Method for forming a flip chip semiconductor package, a semiconductor package formed thereby, and a substrate therefor
US20020132461A1 (en) Semiconductor device having bump electrodes with a stress dissipating structure and method of manufacturing the same
US10217712B2 (en) Semiconductor package and semiconductor process for manufacturing the same
Lim et al. Process development and reliability of microbumps
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
TWI720371B (zh) 半導體裝置及其製作方法
JP4739292B2 (ja) イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法
US7459386B2 (en) Method for forming solder bumps of increased height
CN107195556A (zh) 电子零件的制造方法及电子零件的制造装置
TW200931611A (en) Template for forming solder bumps, method of manufacturing the template and method of inspecting solder bumps using the template
US20080251916A1 (en) UBM structure for strengthening solder bumps
TWI396244B (zh) 決定圖案位置和模穴位置的方法，以及應用其之形成錫塊之方法
TWI544588B (zh) 半導體裝置封裝體及其形成方法
JP2001230537A (ja) ハンダバンプの形成方法
JP2001135667A (ja) バンプ形成方法及びこれに用いられる型、半導体装置及びその製造方法、回路基板並びに電子機器
JPH02229454A (ja) 半導体装置
KR101427690B1 (ko) 솔더 범프들을 형성하기 위한 템플릿 및 이를 이용하여웨이퍼를 정렬하는 방법
JP4019005B2 (ja) Ｉｃウエハ及びそれを用いたフリップチップ型ｉｃの製造方法
JP2010157775A (ja) 半導体装置の製造方法
JP2000049180A (ja) 電子部品及び回路モジュールの製造方法、バンプ形成方法、並びに、平坦化チャック
TWI222190B (en) Process for fabricating bumps and patterned thermal plastic layer