TWI386973B - 半導體元件形成技術 - Google Patents

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Description

半導體元件形成技術 發明領域
本發明概括有關半導體元件之領域且更特別有關一用於形成一半導體元件之方法及系統。
 發明背景
在半導體處理產業中，目前具有朝向縮小既有結構及製造更小結構之強烈趨勢。此程序常稱為微製造(microfabrication)。微製造發揮顯著影響的範疇中係包括微電子範疇。特定言之，微電子結構的縮小一般可讓結構更加便宜、具有更高效能、呈現降低的功率消耗、且在給定尺寸中包含更多組件。雖然微製造已經廣泛活用於電子業中，其亦已施用至諸如生物科技、光學、機械系統、感應裝置及反應器等其他應用。
一般而言，電子裝置的製造係需要數項沉積及蝕刻步驟，且這些步驟時常必須以趨近或甚至超越裝置的最小特性尺寸之精確程度彼此對準。目前，利用光微影術將電子裝置製造在諸如晶系矽或玻璃等扁平、無撓性、不可變形的基材上。然而，一種遠為更便宜之生產此等裝置的方式係以為壓印微影術基礎。
通常使用壓印微影術利用一母片(master)與受製造結構的特性及基材材料之間的接觸以高解析度將一基材材料上的薄膜加以圖案化。被圖案化的薄膜可為介電質、半導 體、金屬或有機酸且可圖案化成為薄膜的個別層。壓印微影術因此具有較高產出且可操作較寬的基材，故在輥對輥處理中特別有用。
習知的光微影術中，使用光學對準標記來保障接續性圖案化步驟之間的對準。雖然可能在一輥對輥處理中使用光學對準標記，基於數項原因，此方式並不切實際。首先，因為基礎的壓印微影術程序並非光學性，其將增添額外的複雜度。接著，因為基材在一輥對輥環境中缺乏平面性，由於像場深度限制(depth of field restrictions)及其他光學像差將造成所產生的光學對準具有精確度方面的困難。最後，輥對輥處理中所使用的撓性基材可能由於溫度、濕度或機械應力的變異而經歷尺寸變化。由於一經圖案化層相對於下個經圖案化層具有這些變形及/或擴大，故不可能在一大面積上作出精確的對準。
為此，需要一種用於製造可克服與輥對輥製造程序相關的上述問題之裝置之方法及系統。此方法及系統應該簡單、便宜、且能夠容易適用於既有技術。本發明係針對解決這些需求。
 發明概要
本發明的一型態係為一用於形成一半導體元件之方法。此方法包括在一基材中形成一立體(3D)圖案及依據半導體元件的所需要特徵將至少一材料沉積在基材上方。
可經由下列詳細描述並參照用來顯示本發明原理的範 例之圖式而得知本發明的其他型態及優點。
圖式簡單說明
第1圖為根據本發明的一實施例之一方法的高階流程圖；第2圖為根據本發明的一實施例之一用於將一3D圖案形成在一基材中之程序的流程圖；第3圖為根據本發明的一替代性實施例之一組態；第4圖顯示根據本發明的一實施例之一結構的側視立體圖；第5圖為根據本發明的一實施例之一用於形成一3D圖案之程序的流程圖；第5(a)-5(e)顯示第5圖的程序所產生的結構之側視立體圖；第6圖顯示根據本發明的一實施例之一交叉點陣列組態；第7圖顯示根據本發明的一實施例之一用於形成一交叉點陣列之程序；第8圖顯示根據本發明的一實施例之一其中形成有一立體圖案之基材；第9及10圖顯示根據本發明的一實施例所產生的結構在實行第7圖的程序期間之橫剖面X-X’及Y-Y’；第11圖顯示根據本發明的一實施例之一示範性交叉點結構。
 較佳實施例之詳細說明
本發明有關一用於形成一半導體元件之方法及系統。提供下文描述藉以能夠使熟習該技術者產生及使用本發明，並以一專利申請案及其要件的形式提供。熟習該技術者可易於瞭解本文所述的實施例及一般原理及特性之各種不同的修改。因此，本發明無意侷限於圖示的實施例而是依據與本文所述原理及特性一致之最廣義範圍。
如同示範用的圖式所顯示，揭露一種用於形成一半導體元件之方法及系統。此方法及系統的各種不同實施例係可在任何處理步驟之前讓二維對準特性生成於一元件基材上的3D結構中。利用包括材料沉積、平面化及異向性蝕刻等後續處理步驟來構成一多階層經對準圖案。為此，利用此方法及系統，可潛在地增加半導體製造程序之彈性。
雖然將所揭露的實施例描述為用來形成一半導體元件，熟習該技術者可容易地瞭解其他類型的元件，譬如機械、光學、生物元件等。
第1圖為一用於形成一半導體元件之方法的高階流程圖。第一步驟101包括在一基材中形成一立體(3D)圖案。一實施例中，基材係為適合使用在一輥對輥處理中之一撓性基材。最後步驟120包括依據半導體元件的所需要特徵將至少一材料沉積在基材上方。因此，在特性的尺寸比受到壓印工具的材料性質所限制之直接壓印程序中，將一3D圖案形成於一基材中之所提出的技術係放鬆了對於3D特性尺寸比的拘限。所提出的方法在交叉點記憶體陣列的形成技術 方面係特別有用。
一實施例中，藉由將一3D圖案轉移至一基材中來達成步驟110。第2圖為一用於將一3D圖案轉移至一基材中之程序的流程圖。第一步驟201包括將一層材料沉積在基材上。一實施例中，該層材料為一聚合物材料，諸如一種得自諾蘭光學黏劑(NOA：Norland optical adhesives)聚合物家族之聚合物。一替代性實施例中，該層材料為一光阻材料。第二步驟202包括將一3D圖案壓印在該層材料中。最後步驟203包括將3D圖案轉移至基材中。
一實施例中，利用一包括一3D圖案的衝壓工具來達成步驟202。為此，使衝壓工具接觸該層材料藉以將3D圖案壓印至該層材料中。一利用衝壓工具來在一層材料中產生3D圖案之方法係描述於名稱為“一用於形成半導體元件之方法及系統”之專利申請案10/184,587號中，該案以引用方式併入本文中。
或者，3D圖案可經由一模製程序形成於基材中。第3圖顯示根據一替代性實施例之一組態。此組態包括一模筒310，其中模筒310包括一刮片320及一釋放筒340。為此，將聚醯亞胺前軀物330的一液晶化合物充填至模筒310內、熱固化且從模筒310釋出至釋放筒340上。
第4圖顯示根據一實施例之一結構的側視立體圖。如第4圖所示，該層材料410包括3D圖案405且接觸到基材415。基材415可為在一塑料基材上具有或不具有無機塗層之polymide塑料片。基材415較佳應能夠承受至少160℃的溫 度。
一旦3D圖案壓印在該層材料上，藉由一連串順序的薄化及基材蝕刻步驟來將3D圖案轉移至基材中。第一步驟501包括蝕刻該層材料的一部分藉以暴露基材的一第一部。第5(a)圖顯示該層材料410及基材415的第一經暴露部分420之側視立體圖。
第二步驟502包括選擇性蝕刻基材的經暴露部分。此處，基材的蝕刻特徵可使得基材以比聚合物層更快的速率被移除。第5(b)圖顯示已經選擇性蝕刻基材415後之此結構。
第三步驟503包含移除材料的另一部分，藉以暴露出基材的第二部。第5(c)圖顯示基材415的經暴露部分425。
第四步驟504包含選擇性蝕刻基材的經暴露部分。並且，亦因為基材的蝕刻特徵可使得基材以比該層材料更快的速率被移除而達成此步驟。第5(d)圖顯示已經再度選擇性蝕刻基材415後之此結構。該層材料410的一剩餘部分亦可顯示於第5(d)圖中。
最後步驟505包括移除該層材料的一剩餘部分。第5(e)圖顯示該層材料的剩餘部分已經被移除後之基材415。
一旦3D圖案轉移至基材之後，基材可實行在各種不同的半導體元件形成技術中。為此，經圖案化的基材在交叉點記憶體的形成技術方面係特別有用。
交叉點陣列
交叉點記憶體陣列較佳係包括兩層的正交組之分隔的平行導體，且其間排列有一半導體層。兩組的導體係形成 行與列電極，其鋪覆方式可使得各個列電極確實在一地點與各個行電極相交會。
為了更詳細地瞭解一交叉點陣列，現在請參照第6圖。第6圖顯示一交叉點陣列組態600。在各個交會處，經由一具有串列的一二極體及一熔絲的作用之半導體層630，在列電極610與行電極620之間產生一連接。陣列中的二極體皆定向成為如果將一共同電位施加至所有列電極及行電極之間，則所有二極體將在相同方向被偏壓。可將熔絲元件實現作為一分離的元件，其當一臨界電流通過時將呈開路，或可將其併入二極體的行為中。
熟習該技術者可容易地瞭解，上述交叉點陣列可使用在各種不同的半導體元件之形成技術中，而不限於電晶體、電阻器、電容器、二極體、熔絲、反熔絲等。
第7圖顯示根據一實施例之一用於形成一交叉點陣列之程序。為了示範之用，第8圖顯示一其中形成有一立體圖案之基材715。第9至10圖顯示所產生的結構在實行第7圖程序期間之橫剖面X-X’及Y-Y’。
第一步驟701包含將一第一金屬層沉積在經圖案化的基材上。第7(a)圖顯示包括有經圖案化的基材715上之第一金屬層720之一結構。一實施例中，第一金屬層720係為一或多層的金屬、有機物、介電質或半導體。如果沉積具有高度方向性，對於經圖案化的基材715將需要一推拔狀側壁輪廓藉以使第一金屬層720具有良好的階梯覆蓋率。
第二步驟702包含將一第一平面化聚合物施加至第一 金屬層。第7(b)圖顯示第一平面化聚合物730接觸到第一金屬層720。平面化聚合物的範例為光阻、可紫外光固化的聚合物及旋塗玻璃。
第三步驟703包括移除第一平面化聚合物的一部分。第7(c)圖顯示包括有第一平面化聚合物730’的一剩餘部分之結構。一實施例中，第一平面化聚合物係由一反應性離子蝕刻(RIE)程序加以移除，藉此使蝕刻相對於第一金屬層具有選擇性。
RIE中，將基材置放在一導入有數種氣體之反應器內。利用一射頻(RF)功率源在氣體混合物中擊發一電漿，使氣體分子破裂成離子。離子加速前往受蝕刻材料的表面且起反應，而形成另一氣態材料。此作用公知為反應性離子蝕刻的一化學部分。亦具有本質類似於濺鍍沉積程序之一物理部分。
如果離子具有夠高能量，其不需化學反應即可將原子敲擊出受蝕刻材料外。因為需要調整許多參數，研發出在化學與物理蝕刻之間取得平衡之乾蝕刻程序是非常複雜的任務。因為化學部分為等向性且物理部分為高度異向性，藉由改變平衡將可能影響蝕刻的異向性。為此，RIE能夠進行極具方向性的蝕刻。
第四步驟704包括利用第一平面化聚合物作為一蝕刻罩幕來蝕刻第一金屬層的一部分。第7(d)圖顯示第一金屬層的一部份地已被蝕刻後之此結構。如圖所示，隨著第一金屬層720’的一剩餘部分留下了第一平面化聚合物730的一 剩餘部分。一實施例中，此蝕刻步驟具有移除第一金屬層但非第一平面化聚合物或基材之選擇性。
第五步驟705包括選擇性蝕刻此基材。第7(e)圖顯示基材715已經被選擇性蝕刻後之此結構。並且，亦因為第一平面化聚合物730’的剩餘部分及第一金屬層720’的剩餘部分留在基材715上而使蝕刻步驟具有選擇性。
第六步驟706包括移除第一平面化聚合物之剩餘部分。第7(f)圖顯示平面化聚合物的剩餘部分已經被移除之後的結構。如圖所示，基材715上只留有第一金屬層720’的剩餘部分。
第8圖繼續說明此程序。下個步驟707包含將一第二金屬沉積在第一金屬層的剩餘部分上方。第7(g)圖顯示第二金屬層740已經沉積在第一金屬層720’的剩餘部分上後之此結構。類似於第一金屬層，第二金屬層740係為一或多層的金屬、有機物、介電質或半導體。
下個步驟708包括將一第二平面化聚合物施加至第二金屬層。第7(h)圖顯示第二平面化聚合物750沉積之後的此結構。此聚合物可屬於與第一平面化聚合物相同之類型或可採用一不同的聚合物。
下個步驟709包括移除第二平面化聚合物的一部分，藉以暴露出第二金屬層的一部分。第7(i)圖顯示包括有第二平面化聚合物750的一剩餘部分及第二金屬層740’的經暴露部分之此結構。一實施例中，藉由一反應性離子蝕刻(RIE)程序來移除第二平面化聚合物，藉以使蝕刻相對於第二金 屬層具有選擇性。
下個步驟710包括利用第二平面化聚合物作為一蝕刻罩幕來蝕刻第二金屬層的一部分。第7(j)圖顯示第二金屬層的一部分已經被移除後之此結構。如圖所示，隨著第二金屬層740’的一剩餘部分留下了第二平面化聚合物750’的一剩餘部分。一實施例中，此蝕刻步驟對於移除第二金屬層係具有選擇性，但對於第二平面化聚合物或基材則否。
最後步驟711包括移除第二平面化聚合物的剩餘部分。第7(k)圖顯示第二平面化聚合物的剩餘部分已經被移除後之此結構。並且，交叉點記憶體陣列亦包括兩層的正交組之分隔的平行導體，且其間排列有一半導體層。兩組的導體係形成行與列電極，其鋪覆方式可使得各個列電極確實在一地點與各個行電極相交會。
一示範性實施例中，第一金屬層包括一金屬膜、一層本徵Si及一經摻雜的Si。第二金屬層包括一層本徵a-Si、一經摻雜的Si及一金屬膜。第11圖顯示一示範性交叉點結構1100。結構1100包括一基材1110上之一第一金屬層1120及一第二金屬層1130。第一金屬層1120包括一金屬膜1121、一層本徵Si 1122及一經摻雜的Si 1123。第二金屬層1130包括一層本徵a-Si 1131、一經摻雜的Si 1132及一第二金屬膜1133。因此，交叉點1100係為與一a-Si二極體連接之一反熔絲記憶體開關。
揭露一用於形成一半導體元件之方法及系統。本方法及系統之各種不同實施例係可在任何處理步驟之前讓二維 對準特性生成於一元件基材上之3D結構中。利用包括材料沉積、平面化及異向性蝕刻等後續處理步驟來構成一多階層經對準圖案。為此，利用此方法及系統將可潛在地增加半導體製造程序之彈性。
雖然已經依據圖示實施例來描述本發明，熟習該技術者可容易地瞭解該等實施例可具有變化且這些變化將位於本發明的精神與範圍內。為此，熟習該技術者可作出許多修改而不脫離申請專利範圍的精神與範圍。
310‧‧‧模筒
320‧‧‧刮片
330‧‧‧聚醯亞胺前軀物
340‧‧‧釋放筒
405‧‧‧立體(3D)圖案
410‧‧‧層材料
415,715,1110‧‧‧基材
420‧‧‧第一經暴露部分
425‧‧‧經暴露部分
600‧‧‧交叉點陣列組態
610‧‧‧列電極
620‧‧‧行電極
630‧‧‧半導體層
720,720’,1020‧‧‧第一金屬層
730,730’‧‧‧第一平面化聚合物
740,740’,1130‧‧‧第二金屬層
750,750’‧‧‧第二平面化聚合物
1100‧‧‧示範性交叉點結構
1121‧‧‧第一金屬膜
1122‧‧‧本徵Si
1123,1132‧‧‧經摻雜的Si
1131‧‧‧本徵a-Si
1133‧‧‧第二金屬膜
X-X’,Y-Y’‧‧‧橫剖面
第1圖為根據本發明的一實施例之一方法的高階流程圖；第2圖為根據本發明的一實施例之一用於將一3D圖案形成在一基材中之程序的流程圖；第3圖為根據本發明的一替代性實施例之一組態；第4圖顯示根據本發明的一實施例之一結構的側視立體圖；第5圖為根據本發明的一實施例之一用於形成一3D圖案之程序的流程圖；第5(a)-5(e)顯示第5圖的程序所產生的結構之側視立體圖；第6圖顯示根據本發明的一實施例之一交叉點陣列組態；第7圖顯示根據本發明的一實施例之一用於形成一交叉點陣列之程序； 第8圖顯示根據本發明的一實施例之一其中形成有一立體圖案之基材；第9及10圖顯示根據本發明的一實施例所產生的結構在實行第7圖的程序期間之橫剖面X-X’及Y-Y’；第11圖顯示根據本發明的一實施例之一示範性交叉點結構。
101,102‧‧‧步驟

Claims (29)

  1. 一種用於形成一半導體元件之方法，其包含：藉由下列步驟在一基材中形成一立體(3D)圖案，將一層材料沉積在該基材上；將一3D圖案壓印在該層材料中；及將該3D圖案轉移至該基材中；及依據該半導體元件的所需要特徵將至少一材料沉積在該基材上方；其中該半導體元件包含一交叉點記憶體陣列。
  2. 如申請專利範圍第1項之方法，其中該半導體元件係為一電晶體、一電阻器、一電容器、一二極體、一熔絲及一反熔絲之至少一者。
  3. 如申請專利範圍第1項之方法，其中將一3D圖案壓印至該層材料中係進一步包含利用一3D衝壓工具來生成該3D圖案。
  4. 如申請專利範圍第1項之方法，其中將一3D圖案壓印至該層材料中係進一步包含利用一模製程序將該3D圖案壓印至該層材料中。
  5. 如申請專利範圍第1項之方法，其中該層材料包含一聚合物材料。
  6. 如申請專利範圍第1項之方法，其中該層材料包含一光阻材料。
  7. 如申請專利範圍第1項之方法，其中將該3D圖案轉移至該基材中包括下列步驟： 移除一部分該層材料，藉以暴露部分該基材；蝕刻該基材之該暴露部分；移除該層材料的另一部分，藉以暴露出該基材的第二部分；蝕刻該基材之該第二部分；及移除該層材料的剩餘部分。
  8. 如申請專利範圍第7項之方法，其中將至少一材料沉積在該基材上方之步驟進一步包含：沉積一第一金屬層於該基材上；將一第一平面化聚合物施加至該金屬層；移除該第一平面化聚合物的一部分；利用該第一平面化聚合物作為一蝕刻罩幕來蝕刻該第一金屬層，藉此留下該第一金屬層之剩餘部分；以一選擇性方式蝕刻該基材；及移除該第一平面化聚合物。
  9. 如申請專利範圍第8項之方法，其中將至少一材料沉積在該基材上方之步驟進一步包含：沉積一第二金屬層於該第一金屬層之該剩餘部分；將一第二平面化聚合物施加至該第二金屬層；移除該第二平面化聚合物的一部分；利用該第二平面化聚合物作為一蝕刻罩幕來蝕刻該第二金屬層；及移除該第二平面化聚合物。
  10. 如申請專利範圍第1項之方法，其中將至少一材料沉積 在該基材上方之步驟進一步包含：沉積其間具有一半導體層之兩組導體以形成列及行電極，且其鋪覆方式可使得各個該等列電極在確實一地點與各個該等行電極相交會。
  11. 一種用於形成一半導體元件之系統，其包含：用於在一基材中形成一圖案之構件，其中該圖案為立體性(3D)；其中用以形成該圖案之該構件進一步包含用於將一層材料沉積在該基材上之構件；用於將一3D圖案壓印在該層材料上之構件；及用於將該3D圖案轉移至該基材中之構件；及依據該半導體元件的所需要特徵用於將至少一半導體材料沉積在該基材上方之構件；其中該半導體元件包含一交叉點記憶體陣列。
  12. 如申請專利範圍第11項之系統，其中用於將至少一半導體材料形成於該基材上方之構件進一步包含：用於沉積其間具有一半導體層之兩組導體以形成列及行電極之構件，且其鋪覆方式可使得各個該等列電極在確實一地點與各個該等行電極相交會。
  13. 如申請專利範圍第11項之系統，其中該半導體元件係為一電晶體、一電阻器、一電容器、一二極體、一熔絲及一反熔絲之至少一者。
  14. 如申請專利範圍第11項之系統，其中用以將一3D圖案壓印至該層材料中之構件係進一步包含用以利用一模製 程序將該3D圖案壓印至該層材料中之構件。
  15. 如申請專利範圍第11項之系統，其中用以將該3D圖案轉移至該基材中之構件包括：用以移除一部分該層材料，藉以暴露部分該基材之構件；用以蝕刻該基材之該暴露部分之構件；用以移除該層材料的另一部分，藉以暴露出該基材的第二部分之構件；用以蝕刻該基材之該第二部分之構件；及用以移除該層材料的剩餘部分之構件。
  16. 如申請專利範圍第11項之系統，其中用以將一3D圖案壓印至該層材料中之構件係進一步包含用以利用一3D衝壓工具來生成該3D圖案之構件。
  17. 如申請專利範圍第11項之系統，其中用於將至少一半導體材料沉積在該基材上方之構件進一步包含：用於沉積一第一金屬層之構件；用於將一第一平面化聚合物施加至該第一金屬層之構件；用於移除該第一平面化聚合物的一部分之構件；用於利用該第一平面化聚合物作為一蝕刻罩幕來蝕刻該第一金屬層，藉此留下該第一金屬層之剩餘部分之構件；用於以一選擇性方式蝕刻該基材之構件；及用於移除該第一平面化聚合物之構件。
  18. 如申請專利範圍第17項之系統，其中用於將至少一半導體材料沉積在該基材上方之構件進一步包含：用於沉積一第二金屬層於該第一金屬層之該剩餘部分之構件；用於將一第二平面化聚合物施加至該第二金屬層之構件；用於移除該第二平面化聚合物的一部分之構件；用於利用該第二平面化聚合物作為一蝕刻罩幕來蝕刻該第二金屬層之構件；及用於移除該第二平面化聚合物之構件。
  19. 如申請專利範圍第11項之系統，其中該層材料包含一聚合物材料。
  20. 如申請專利範圍第11項之系統，其中該層材料包含一光阻材料。
  21. 一種用於形成一半導體元件之方法，其包含：藉由下列步驟在一基材中形成一立體(3D)圖案，將一層材料沉積在該基材上；將一3D圖案壓印在該層材料中；及將該3D圖案轉移至該基材中；及沉積一第一金屬層於該基材上；將一第一平面化聚合物施加至該金屬層；移除該第一平面化聚合物的一部分；利用該第一平面化聚合物作為一蝕刻罩幕來蝕刻該第一金屬層，藉此留下該第一金屬層之剩餘部分； 以一選擇性方式蝕刻該基材；及移除該第一平面化聚合物。
  22. 如申請專利範圍第21項之方法，其中該半導體元件包含一交叉點記憶體陣列。
  23. 如申請專利範圍第21項之方法，進一步包含：沉積一第二金屬層於該第一金屬層之該剩餘部分；將一第二平面化聚合物施加至該第二金屬層；移除該第二平面化聚合物的一部分；利用該第二平面化聚合物作為一蝕刻罩幕來蝕刻該第二金屬層；及移除該第二平面化聚合物。
  24. 如申請專利範圍第21項之方法，其中將該3D圖案轉移至該基材中包括下列步驟：移除一部分該層材料，藉以暴露部分該基材之一部分；蝕刻該基材之該暴露部分；移除該層材料的另一部分，藉以暴露出該基材的第二部分；蝕刻該基材之該第二部分；及移除該層材料的一剩餘部分。
  25. 一種用於形成一半導體元件之方法，其包含：藉由下列步驟在一基材中形成一立體(3D)圖案，將一層材料沉積在該基材上，其中該基材包含一聚合物材料； 將一3D圖案壓印在該層材料中而並未將該3D圖案壓印至該基材中；及將該3D圖案轉移至該基材中；及依據該半導體元件的所需要特徵將至少一材料沉積在該基材上方。
  26. 如申請專利範圍第25項之方法，其中該半導體元件包含一交叉點記憶體陣列。
  27. 如申請專利範圍第25項之方法，其中將一3D圖案壓印至該層材料中係進一步包含利用一3D衝壓工具來生成該3D圖案及利用一模製程序將該3D圖案壓印至該層材料中之其中一者。
  28. 如申請專利範圍第25項之方法，其中將該3D圖案轉移至該基材中包括下列步驟：移除一部分該層材料，藉以暴露部分該基材之一部分；蝕刻該基材之該暴露部分；移除該層材料的另一部分，藉以暴露出該基材的第二部分；蝕刻該基材之該第二部分；及移除該層材料的剩餘部分。
  29. 如申請專利範圍第25項之方法，其中將至少一材料沉積在該基材上方之步驟進一步包含：沉積其間具有一半導體層之兩組導體以形成列及行電極，且其鋪覆方式可使得各個該等列電極在確實一 地點與各個該等行電極相交會。
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