TWI380405B - Depletion-free mos using atomic-layer doping - Google Patents

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Description

1380405 六、發明說明： 【發明所屬之技術領域】 本發明大致係關於半導體元件，尤指形成金屬氧化 半導體元件（metal-oxide-semiconductor device) ° 【先前技術】 在積體電路中’金屬氧化半導體元件（MOS devices) 是基本的結構元件。在習知的MOS元件中，閘電極常常 包括摻雜有P型或N型雜質之多晶矽，而其是利用例如 離子植入或熱擴散之掺雜操作。第1圖繪示一習知具有 一閘電極之金屬氧化半導體元件。在一典型的製造方法 中，在形成一包含閘介電質4以及多晶矽閘電極6之閘 極堆疊後，進行植入以掺雜雜質。植入一般包括形成高 摻雜之源極與汲極區之植入，以及形成深源極與没極區 (deep source and drain regions)之植入0 一些MOS元件，例如具有多晶石夕閘電極的元件，呈 現出一種載子空乏效應（carrier depletion effect)，也稱為多 晶空乏效應（poly depletion effect)或多晶石夕空乏現象 (polysilicon depletion)。當一施加之電場由靠近閘介電質 4之閘電極6趕走載子時，發生多晶空乏效應而形成_ 空乏區。在摻雜有η型的多晶矽中，空乏層包含離子化 不可移動的供體位置（ionized non-mobile donor sites)。而 在摻雜有η型的多晶矽中，空乏區包含了離子化不可移 4 動的受體位置（ionized norwn〇bile accept〇 應增加了有效时電》厚度，並使其更 ^空乏效 建立一反轉層—a帅更難在半導體表面 雜:農:型！^:入的雜質在間電極6的上部具有高掺 ，濃又，而在接近於閘介電質4的閘電極6之 8 ’雜質濃度是低的。閘電極6與閘介電質 域 區域的低雜質濃度將增加多晶空乏效應的可能^"面 ^ 2 _示-種試圖解決多晶空乏問題的中間步 驟。在基材10上形成閘介電質層12之後，於閑 f 12上形成多晶㈣…多晶梦層14在其形成過程 是以P型或η型雜質進行原位摻雜（in_situ ~♦假設 一 P型雜質是原位摻雜’移除N型金屬氧化半 = (NMOSregion)16中多晶石夕層14之一部分，而露出下; 的閘介電質層12’此時p型金屬氧化半導體區（pM〇s reg1〇n)18中多晶矽層14之一部分留下未被移除。在後續 步驟中’如第3圖所示，在丽〇s區16中，以n型雜質 原位摻雜形成多晶矽層2〇。在後續步驟中，接著圖案化 多晶矽層14及20而形成閘極堆疊。藉由原位摻雜雜質， 介面區域將具有高的雜質濃度，且解決多晶矽空乏問題。 然而，由NM0S區16移除多晶矽層14，將造成下 方閘介電質層12之頂部被移除，因此造成閘介電質層12 厚度的變異。最終的Mos元件中閘介電質厚度的變異會 對M〇S元件性能產生不良影響。在先進的技術中，閘介 電質層12厚度降低至約15人或更低，閘介電質厚度的變 1380405 異是很顯著的。因此，需要一解決方案，以消除或至少 減少其厚度的變異。 【發明内容】 藉由本發明之實施例，降低、解決或避免上述或其 他問題，本發明提供具有超淺接面（ultra-shallow junctions) 之MOS元件，例如金屬氧化半導體場效電晶體 (MOSFETs)。 根據本發明之一實施例，提供一種形.成一半導體元 件之方法。形成一閘介電質層於一半導體基材上，然後 形成一未摻雜的第一電極層於該閘介電質上。使用原子 層摻雜技術，以掺雜該第一電極層之至少一部分。之後， 形成一第二電極層於該第一電極層上。 根據本發明之另一實施例，係提供一種形成一半導 體元件之方法。形成一閘介電質層於一半導體基材之一 PM0S區以及一 NM0S區上，且形成一第一未摻雜之電 極層於該PM0S區以及該NM0S區之該閘介電質層上。 使用原子層摻雜技術，使該第一電極層摻雜成為一第一 導電型。形成一第二電極層於該PM0S區之該第一電極 層上，以及形成一第三電極層於該NM0S區之該第一電 極層上。NM0S區之第一電極屬可以使用例如植入或擴 散而被摻雜。 根據本發明之再一實施例，係提供一種形成一半導 體元件之方法。形成一介電質層於一半導體基材之一第 6 丄兆0405 一區以及一第二區上，以及形成一第一 質上 一含矽層於該介電
' 上，且進行退火以將第一導電型之原子擴散進入第一ς -矽層。之後，形成一第二含矽層於摻雜有第一導電型之 =一區中之該[切層上，以及形成—第三切層於 ， 摻雜有第二導電型之該第一含矽層上。 【實施方式】 以下將詳細討論目前較佳實施例的製造及使用。然 而，應察知本發明提供許多可實施的發明觀念，其可以 ，特疋文子外被廣泛地實施。所討論之特定的實施例僅 是以特定的方式說明如何製造及使用本發明，而非限 本發明。 少以說明之目的，本發明之實施例是以文字揭露形成 :多晶石夕層於—介電質層上，使其得以使用在形成一多 鲁^夕閘電極中。可是使用其他實施例形成其他包括電 谷、電阻或其相似之結構。 雜的梦基材， 英、藍寶石、 第4-11圖繪示根據本發明一實施例之具有較低空乏 面積（depletion area)之閘電極的形成方法。首先參照第 4圖，其顯示具有一閘介電質層404之基材402以及形成 在其上的第一含矽層4〇6。基材4〇2較佳為一摻雜或未摻 但可以使用其他代替的材料，例如鍺、石 以及玻璃。或者，矽基材可以是絕緣層上 1380405 覆石夕（SOI)基材的一主動層或是形成在一塊碎層（bulk silicon layer)上之諸如矽·鍺層之類的多層結構。 絕緣結構408定義一 pMOS主動區410以及一 NM0S ' 主動區412。絕緣結構408可使用淺渠溝隔離（shallow trench isolation)製程形成，例如包括蝕刻渠溝至深度為約 2,000 A至約6,000 A範圍，以及藉由化學氣相沈積（CvD) 將介電材料填入渠溝。介電材料可例如為氧化矽。也可 以使用其他絕緣結構類型，.例如場氧化物區（field 〇xide • region)。可以進行離子植入以建立η型及/或p型井區 (well region)(未圖示）在介於絕緣結構408之間的基材 402 中。 一實施例中’閘介電質層404包含氧化矽，其可以 使用任何適當的閘介電質製程而形成，例如熱氧化 (thermal oxidation)、氮化作用（nitridation)、藏鍍（sputter deposition)或化學氣相沈積。在一實施例中，閘介電質 肇 層4〇4可由氧化矽（silicon oxide)、氮氧化矽（siiicon oxynitride)、向介電係數（permittivity，high-k)之閘介電 質、或其組合或其相似物所形成，且具有厚度約為6人 至18 A範圍。適當的高_介電材料包括氧化鋁（Al2〇3)、 氧化铪（IV)(Hf〇2)、氮氧铪（Hf〇N)、铪矽酸鹽（HfSi〇4)、 氧化銼(IV)(Zr02)、氮氣锆（Zr〇N)、矽酸锆（ZrSi〇4)、氧 化釔（Y2〇3)、氧化鑭（La2〇3)、氧化鈽（Ce〇2)、二氧化鈦 (⑽）、以及氧化姐(Ta2〇5)。可—使用其他材料、製程及 厚度。 8 1380405 形成在閘介電質層404上之第一含石夕層406可例如 為一多晶矽層或非晶矽層。製造方法包括有例如低壓化 學氣相沈積（LPCVD)、電漿輔助化學氣相沈積法（pec VD) 等化學氣相沈積方法以及其類似的方法。前驅物較佳包 括有例如矽烷之含矽氣體。在一示範性實施例中，製程 條件包括梦燒氣流介於約50 seem至約1000 seem之 間’溫度介於約500。C至650。C之間，以及環境壓力介 於為約0.1 torr至約.1〇〇 t〇rr之間。在另一實施例中，第 籲一含石夕層406包括矽鍺’其可經由在含矽氣體之外進一 步導入例如GeKU之含鍺氣體進入環境中而形成。第一含 石夕層406較佳是未被摻雜的。第一含矽層406之厚度較 佳是介於約30 A至約300 A之間。 第 5 圖繪示由 PM〇s 主動區（pm〇S active region) 410 移除第一含矽層406的一部分。在一示範性實施例中， 形成一光阻（未圖示）以遮蔽NM0S主動區（NMOS active 鲁 region) 412。然後執行定時乾蝕刻，例如，藉由使用如 HBr之蝕刻劑，僅移除在PM〇s主動區410中之第一含 矽層406的一部分。應理解的是，第一含矽層4〇6所剩 餘的層保遵其下的閘介電質層404，使其避免在钱刻製 程中受損。在一實施例中，PM0S主動區410中第一含矽 層406之剩餘層厚度介於約2〇 a至約2〇〇 a之間。 之後，如第ό圖所示，根據本發明一實施例，在第 一含矽層406上形成原子層602。較佳係利用一原子層摻 雜成長製程。在如第6圖所示之一實施例中，首先摻雜 9 1380405 PMOS主動區410中之第一含矽層406，P型原子之原子 層可以使用一反應腔體在大氣壓下或減壓下，以例如 ' H2/N2、N2/He、H2/He或其相似物為攜帶氣體，以及B2H6 ' 或其相似物為前驅物在溫度介於約200°C至約600° C下 而形成。 第7圖繪示根據本發明之一實施例之原子層602擴 散進入第一含矽層406(見第6圖），因此而形成P型擴散 層702。可以使用退火（anneal)以進行擴散，例如快速熱 _ 退火（RTA)、瞬間退火（spike anneal)、雷射退火（laser anneal)、快速加熱退火（flash anneal)或其相似方法。在一 實施例中，在溫度介於約l〇〇〇°C至約1350° C之間進行 退火約0.001秒至約30秒。 如第7圖所示，原子層602之原子的擴散較佳是造 成PMOS主動區410中之第一含矽層406完全擴散。然 而，因PMOS主動區410中第一含矽層被薄化或減少， 但是NMOS主動區412中之第一含矽層406並未完全擴 ® 散。反之，NMOS主動區412在第一含矽層406之未摻 雜層上具有P型擴散區702。 值得注意的是，為了增加第一含矽406中摻雜物的 濃度到所要求的量，上述參照第6及7圖的製程可以重 .複多次。 .請參照第8圖，第二含矽層802為毯覆式形成。第 二含矽層802較佳包括多晶矽、非晶矽或矽鍺。除了原 位摻雜P型雜質之外，以類似於第一含矽層406的方法 10 1380405 來形成第二含矽層802。較佳為摻雜例如硼及或碘之P 型雜質至濃度介於約5E20/cm3至約5E21/cm3之間。在一 * 示範性實施例中，P型雜質之摻雜是藉由同時導入含矽前 • 驅物以及含有雜質的製程氣體（如b2h6)進入環境中而完 成。第二含矽層802之厚度較佳是介於約500 A至約2,500 A之間。或者，可以植入方式摻雜第二含矽層802。 第9圖繪示由NMOS主動區412中移除第二含矽層 802 ，其可藉由形成一光阻（未圖示）覆蓋在PMOS主動 φ 區410上，然後蝕刻NMOS主動區412中第二含矽層802 之一部分。 參照第10圖，第三含矽層1002是毯覆式形成。第 三含矽層1002較佳包括多晶矽、非晶矽或矽鍺。除了在 其原本的位置摻雜N型雜質而非P型雜質之外，第三含 矽層1002之形成是類似於第二含矽層802的形成。較佳 是摻雜例如磷或砷之N型雜質至濃度介於約5E20/cm3至 約5E21/cm3之間。在一示範性實施例中，N型雜質之摻 ® 雜是藉由同時導入含矽前驅物以及包含雜質的製程氣體 (例如PH3)進入環境中而完成。第三含矽層1002之厚度 較佳為介於約500 A至約2,500 A之間，但更佳為類似於 第二含矽層802的厚度。或者，可以使用植入方式摻雜 .第三含矽層1002。 第11圖繪示由PMOS主動區410移除第三含矽層 1002，其可藉由形成光阻（未圖示）覆蓋於NMOS主動區 11 1380405 412上，然後蝕刻PM0S主動區41〇中第三含矽層ι〇〇2 之一部分而完成。 之後，可以進行完成製造半導體元件的製程。例如， 形成一電晶體，可以圖案化第u圖所示的各個層而形成 沒極/源極區域。可以使用任何適#的製程及/或結構。 第12及13圖繪示根據本發明一實施例之製造具有 較低空乏面積之閘電極的另一方法。第12及13圖假設 一類似於第9圖所示的起始結構，其中相同的標號表示 相2的元件。因此，第12圖繪示，在形成第三含矽層1〇〇2 之剷，於NMOS主動區412中之第一含矽層4〇6上方， 以及在PMOS主動區410中之第二含矽層8〇2上方，形 成η型原子層12〇2。 例如，可於一反應腔體中，在大氣壓下或減壓下， 以如H2/N2、N2/He、H2/He或其相似物為攜帶氣體，以 PH3、AsH3或其相似物為前驅物，在溫度介於約 至約600。C下形成η型原子層1202。再一次，第三含石夕 層1002是形成在η型原子層1202上方。 然後’如第13圖所示’由PMOS主動區410中移 除第三含矽層1002以及η型原子層1202。可以藉由形成 一光阻（未圖示）覆蓋於NMOS主動區412上，然後钮刻 PMOS主動區410中之第三含矽層10〇2以及11型原子層 1202，而自PMOS主動區410移除第三含矽層1〇〇2以及 η型原子層1202。 12 1380405 η型原子層12G2 (見第12圖）可以藉由退火製程例 如快速熱回火、瞬間退火、雷射退火、快速加熱退火或 • 其相似方法，而擴散進入NMOS主動區412中的第一含 :石夕層4〇6 °在一實施例中，在溫度介於約1000 %至約 人350。。下進行退火0_001秒至約3〇秒。因為退火製程， 第-含石夕層406變成η型擴散層13〇2。應注意的是，可 以在mos主動區410中移除第三含石夕層1〇〇2之前或之 後進行退火。 之後，可以進行製程以完成製造半導體元件。例如， 形成-電晶體’可以圖案化第13圖所示的各個層而形成 沒極/源極區域。可以使用任何適#的製程及/或結構。 第14-20圖繪示根據本發明另一實施例之 降低空乏面積之閘電極的另一方法。第14_2〇圖緣㈣方 法是假設使用-類似於第4圖所示的起始結構，其中相 同的標號表示相同的元件。 ’
• 請參照第14圖，在PM0S主動區410以及NMC 主動區4i2之第-含石夕層406上形成P型原子層i術 相對於以上所討論的實施例，其中是第一含矽層4〇6巧 mos主動區41〇 t被薄化，而本實施例則是在pM〇 主動區410以及NM0S主動區412中留 第一含矽層406。？型原子層可以在符虛 土 、丁贋j M在一反應腔體中，於） 氣壓下或㈣下，以-例如H2/N2、N2/He、H2/He或』 相似物為攜帶氣體，以及關6或其相似物為前驅物，名 溫度介於約200°C至約600。C下形成。 13 1380405 410上，然後蝕刻NMOS主動區412中之第二含矽層 1602，而自NMOS主動區412移除第二含矽層 1602。 .'第17圖繪示在PMOS主動區410之第二含矽層 • 1602上方以及在NMOS主動區412之p型擴散層1502 上方，形成一 η型原子層1702。例如，η型原子層1702 可以使用一反應腔體在大氣壓下或減壓下，使用例如 H2/N2、N2/He、H2/He或其相似物為一攜帶氣體，以及 B2H6或其相似物為前驅物，在溫度介於約200°C至約 鲁 6〇0。C下而形成。 形成之後，使用一擴散製程將η型原子層1702擴散 進入NMOS主動區412之第一含矽層406以及PMOS主 動區412之第二含矽層1602的上表面，因此形成如第 18圖所示之η型擴散層1802。可以使用例如快速熱回 火、瞬間退火、雷射退火、快速加熱退火或其相似方法 的退火進行擴散。在一實施例中，在溫度介於1〇〇〇° C至 約1350° C下進行退火0.001秒至約30秒。 — 參照第19圖，第三含矽層1902是毯覆式形成在 PMOS主動區410以及NMOS主動區412上方。第三含 矽層1902較佳包括多晶矽、非晶矽或矽鍺。除了在其原 本的位置摻雜N型雜質之外，第三含矽層1902之形成 . 是類似於形成第二含矽層1602。較佳是摻雜例如磷或砷 . 之N型雜質至濃度介於約5E20/cm3至約5E21/cm3之間。 在一示範性實施例中，N型雜質之掺雜是藉由同時導入 含矽前驅物以及包含雜質的製程氣體（例如PH3)進入環 15 1380405 境中而完成。第三含矽層1002之厚度較佳為介於約500 A 至約2,500 A之間，但更佳為類似於第二含矽層902的厚 度。或者，可以使用植入方式摻雜第三含矽層1902。 • 之後，如第20圖所示，由PMOS主動區410移除第 三含矽層1902以及η型擴散層1802。由PMOS主動區 410中移除第三含矽層1902以及η型擴散層1802可藉由 形成光阻（未圖示）覆蓋於NMOS主動區412上，然後蝕 刻PMOS主動區410中的第三含矽層1902以及η型擴散 Φ 層18〇2之部分。 之後，可以進行完成製造半導體元件的製程。例如， 形成一電晶體，可以圖案化第20圖所示的各個層而形成 汲極/源極區域。可以使用任何適當的製程及/或結構。 第21-24圖繪示根據本發明另一實施例之製造具有 降低空乏面積之閘電極的另一方法。第21-24圖所繪示的 方法是假設使用一類似於第15圖所示的起始結構，其中 相同的標號表示相同的元件。 * 參照第21圖，第二含矽層2102是毯覆式形成在 PMOS主動區410以及NMOS主動區412上方。第二 含矽層2102較佳包括多晶矽、非晶矽、矽鍺或其相似物 之未摻雜層（undoped layer)。第二含石夕層2102之形成是 . 類似於形成第一含矽層406。第二含矽層2102之厚度較 佳為介於約500 A至約2,500 A之間。 根據本發明一實施例’第22圖繪之PMOS主動區410 中第二含矽層2102的摻雜。形成一植入遮罩（例如為一光 1380405 阻）2202並將其圖案化，使其在為了形成PMOS主動區 410而進行的p型植入製程中，能夠保護NMOS主動區 412。例如，能夠以硼離子摻雜PMOS主動區410中的第 ' 二含石夕層2102，在劑量為約1E13 atoms/cm2至約5E15 atoms/cm2以及能量為約1 KeV至約6 KeV的情況下。 根據本發明一實施例，第23圖繪示移除植入遮罩 2202，以及NMOS主動區412中第二含矽層2102之摻 雜。形成一植入遮罩2302.(例如為一光阻）並將其圖案 φ 化，使其在為了形成NMOS主動區412而進行的η型植 入製程中，能夠保護PMOS主動區410。例如，能夠以磷 離子掺雜NMOS主動區412中的第二含矽層2102,在劑 量為約5E14 atoms/cm2至約5E15 atoms/cm2以及能量為 約1 KeV至約8 KeV的情況下。 之後，如第24圖所示，移除植入遮罩2302以及進 行退火製程以擴散及活化所植入的離子。退火也能將η 型離子擴散進入NMOS主動區412之ρ型擴散層1502 (見 鲁 第.23圖）中，因此建立一 η型擴散層2402。在一實施例， 在溫度介於900° C至約1350° C下進行退火0.001秒至 約150秒。 之後，可以進行完成製造半導體元件的製程。例如， . 形成一電晶體，可以圖案化第24圖所示的各個層而形成 汲極/源極區域。可以使用任何適當的製程及/或結構。 第25-27圖繪示根據本發明另一實施例之製造具有 較低空乏面積之閘電極的另一方法。第25-27圖所繪示的 17 1380405 方法是假設使用一類似於第23圖所示的起始結構，其中 相同的標號表示相同的元件。 參照第25圖，在PMOS主動區410上形成遮罩2502 • 之後，將形成在NMOS主動區中之第二含矽層2102的一 部分移除。在一示範性實施例中，使用一光阻為遮罩2502 以保護PMOS主動區410。然後執行定時乾蝕刻，例如， 藉由使用如HBr之蝕刻劑，僅移除在NMOS主動區412 中之第二含矽層2102的一部分。.應理解的是第一含矽層 • 406及/或第二含矽層2102所剩餘的層，其因植入製程而 被摻雜η型摻雜劑，保護其下的閘介電質層404而避免 在蝕刻製程中受損。 第26圖繪示移除遮罩2502，以及在PMOS主動區 410及在NMOS主動區412上方形成一 η型原子層 2602。舉例而言，η型原子層2602可使用一反應腔體在 大氣壓下或減磨下，使用例如Η2/Ν2、N2/He、H^/He或 其相似物為一攜帶氣體，以及PH3, AsH3,或其相似物為前 • 驅物，在溫度介於約200°C至約600° C下而形成。當其 形成後，在η型原子層2602上形成第三含矽層2604。 之後，如第27圖所示，由PMOS主動區410移除第 三含矽層2604以及η型原子層2602。藉由形成一光阻（未 圖示）覆蓋於NMOS主動區412上，然後蝕刻PMOS主動 區410中的第三含矽層2604以及η型原子層2602之一 部分，而在PMOS主動區410中移除第三含矽層2604以 及η型原子層2602。

Claims (1)

  1. i^5U4U5 七、申請專利範圍·· h〜種製造一半導體元件之方法，該方法包括： 形成一閘介電質層於一半導體基材上； ^ 形成一第一電極層於該閘介電質上，該第一電極層 係未摻雜的； 推雜該第一電極層’該摻雜係至少一部分以原子層 推雜進行；以及 形成一第二電極層於該第一電極層上’該第二 層係摻雜的。 化該2第如所述之方法，更包括:在該捧雜前’薄 从.咕求項1所述之方法，其中該掺雜該第一電运 括摻雜該第一電極層為一第一導電型，且更: 括摻雜該第一電極層為一第二導電型。 匕 為4如C之方法’其_該第、 第-導電型的步驟是至少部分以原子層摻雜進行： 女月求項1所述之方法，其中第一 雜為-第-導電型，且更包括第電極層你被梅 摻雜該第二電極層之—部分為-第二導電型 Μ及 24 1380405 將被摻雜為該第二導電型之該第二電極層之該部分 移除。 • 6.如請求項1所述之方法，其中該形成該第二電極層 的步驟包括：形成一未摻雜層，以及以離子植入摻雜該 未掺雜層。 7. —種製造一半導體元件之方法，該方法包括： • 形成一閘介電質層於一半導體基材之一P型金屬氧 化半導體（PMOS)區以及一 N型金屬氧化半導體(NMOS) 區上， 形成一第一電極層於該PMOS區以及該NMOS區之 該閘介電質層上，該第一電極層係未被摻雜； 摻雜該第一電極層為一第一導電型，該摻雜係至少 部分以原子層摻雜進行； 形成一第二電極層於該第一電極層上； 移除該NMOS區之該第二電極層；以及 形成一第三電極層於該NMOS區之該第一電極層 8.如請求項7所述之方法，更包括：形成一原子層於 該PMOS區之該第二電極層上。 25 丄380405 一9 求項7所述之方法，其中在該摻雜該第-電極 層别’移除該P讓區中該第—電極層之至少-部= =·如請求項9所述之方法，其中該 層的步驟僅摻雜該丽0S區中該第—電極層之—上=極 二如請求項10所述之方法，更包括:移除該職〇S 區中該苐一電極層之該摻雜的部分。 =如請求項7所述之方法，更包括：使用原子層摻 雜’來摻雜該NM0S區之該第一電極層為該第二導電型: 種製造-半導體元件之方法，該方法包括： ^成y介電質層於—半導體基材之—第—區以及一 第一& h ; 成一第一含石夕層於該第一區以及該第二區之該介 電質上，該第一含矽層係未摻雜的； 形成-第-導電型之—原子層於該第—切層上； 將該半導體基材退火； 形成一第二含矽層於該第一含矽層上； 移除該第二區之該第二含矽層；以及 形成一第三含石夕層於該第二區之該第一含石夕層上。 26 1380405 i5·如請求項13所述之方法 電型之-原子層於該第二區之一第二導 該半導體基材退;^ μ 0層上’以及將
    更包括：在形成該第二 二區中該第一含發層之 如請求項15所述之方法 導電型之該原子層前，移除該第 一部分。
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