TWI380165B - Systems and methods for programmable chip enable and chip address in semiconductor memory - Google Patents

Description

之-些部分會具有缺陷在任何商業製造之半導體記憶體裝 置中為不可避免的。 大多數缺陷官理機制依賴力冗餘記憶體單元來替換被判 定為具有缺陷之原始記憶體單元。在諸如圖丨中所描繪之 八型半導體记憶體製造過程之製造過程期間，在封裝記憶 體晶片以形成記憶體裝置之前進行晶圓級測試12。晶圓可 包括數百或數千個記憶體晶片，該等記憶體晶片中之每一 者將包括一記憶體陣列及諸如用於存取該陣列之記憶體單 元之控制及邏輯電路的周邊組件。在晶圓級測試12期間， 記憶體晶片之功能性經測試以使得缺陷組件不會被不需要 地整合至經封裝之裝置中。常在升高及/或降低之溫度（例 如85 C及/或-30 c)下進行晶圓級測試以確保極端條件下 之功能性並確保在對電路施加應力之後的功能性。未通過 功能性測試之記憶體單元可由來自晶片之冗餘記憶體單元 替換視正製造之s己憶體之類型而定，可使用不同冗餘機 制-舉例而言，可替換個別記憶體單元，可替換記憶體單 元之整個行或位元線，或可替換記憶體單元之整個區塊。 在晶圓級測試12之後，將晶圓分為個別記憶體晶片並封 裝14該等記憶體晶片中之一或多者以形成記憶體裝置。經 封裝之記憶體裝置接著經受預燒過程16以對晶片之記憶體 陣列及周邊電路施加應力。通常在與晶圓級測試相比更高 之溫度（例如，125。〇下進行預燒。在每一晶片之各個部分 處施加高電壓以施加應力並識別較弱元件。預燒過程之應 力條件經設計以使可種後在封裝級測試丨8期間偵測到的較 132048.doc 弱裝置失效。在一此贺i土禍岛士 二裏把過程中，不執行預燒。 封裝”及測試通常由各種功能性測試組成以判定哪些單元 在預燒之後具有缺陷。近年來，已將諸如反溶絲之技術併 入製造過程中，以使得被發現在預燒之後具有缺陷之記憶 體單元可由來自記憶體晶片之冗餘記憶體替換。 在二睛形下，封裝級測試18產生具有缺陷之整個記憶 體晶片之識別。舉例而言’陣列之缺陷記憶體單元之數目 可能超過晶粒之冗餘容量或特定周邊電路可能失效，從而 使晶粒不可用。當發生此情況時，含有缺陷晶粒之整個記 憶體封裝通常不可用並被否決2〇,從而導致製造過程之良 率損失。若記憶體封裝含有多個記憶體晶片，則單一晶粒 之失效將導致廢棄之封裝。 【發明内容】 記憶體晶粒具備可程式化晶片啟用電路以允許特定記憶 體晶粒在封裝之後被隔離並停用。在多晶片記憶體封裝 中，可由可程式化電路將未通過封裝級測試之記憶體晶粒 停用並與該記憶體封裝隔離。通常多晶片封裝中之每一記 憶體晶粒之晶片啟用接針經連結在一起以使得每一晶片回 應於主晶片啟用信號而被啟用。該可程式化晶片啟用電路 可更動自控制器或主機裝置接收之主晶片啟用信號。提供 可程式化晶片位址電路以允許個別記憶體晶粒在封裝之後 被重新定址。舉例而言，可使用可程式化電路來重新定址 一或多個無缺陷記憶體晶粒，該可程式化電路替換藉由襯 墊接合而提供之唯一晶片位址以提供連續位址範圍。亦可 I32048.doc 1380165 在封裝之後重新定址記憶體晶片，而無關於偵測到失效記 憶體晶粒。 在一實施例中，一種製造非揮發性記憶體之方法包括將 複數個非揮發性記憶體晶片及一控制器封裝於一記憶體封 裝中’其中該記憶體封裝包括一輕接至該控制器及該等非 揮發性S己憶體晶片甲之母一者的共同晶片啟用線。回應於 提供於該共同晶片啟用線上之晶片啟用信號來啟用該複數 個非揮發性記憶體晶片。在封裝之後執行測試以判定該等 非揮發性記憶體晶片中之任何晶片是否具有缺陷。若記憶 體晶片具有缺陷，則隔離該記憶體晶片以使得不會回應於 該晶片啟用信號而啟用該記憶體晶片。 一實施例中之一非揮發性記憶體系統包括一多晶片封 裝’其中每一晶片具有複數個非揮發性儲存元件及一或多 個晶片啟用接針。每一記憶體晶片之該（等）晶片啟用接針 耦接至一共同線。一控制器與該共同線通信且每一記憶體 晶片上之一選擇電路回應於一由該控制器提供之晶片啟用 信號。每-選擇電路回應於該晶片啟用信號來啟用其相應 .記憶體晶片。每一晶片上之一或多個可程式化電路之一集 合與該晶片之-晶片啟用接針及—選擇電路通信。可程式 化電路之該集π可在封褒該非揮發性記憶體系統之後組態 以隔離才目應5己憶體晶片使之不回應於該晶片啟用信號而 被啟用* 每°己隐體曰曰片可進—步包括-或多個裝置選擇接針之 集°及或夕個額外可程式化電路。該等裝置選擇接針 132048.doc 1380165

耦接至-或多個襯塾之—集合且該等額外可程式化電 接於該等裝置選擇接針與該選擇f路之fe卜使㈣為封農 之料的襯堅之該集合之默組態而定義該等記憶體晶片、 中之每纟之唯一位址。每一記憶體晶片之該選擇電路會 將自該控制n帛收之位址與在裝置選擇接針之該集合上接 收之該唯-位址比較以判定是否應選擇該記憶體晶片。可 藉由組態該等額夕卜可程式化電路以代替自冑墊之該集合接 收之該位址將-不同位址提供至該晶片之該選擇電路而以 該不同位址替換記憶體晶片之該唯一位址。 【實施方式】 圖2不意性地說明一具有許多個別記憶體晶粒ι〇2及—控 制器110之非揮發性記憶體系統丨〇 〇。每一記憶體晶粒為安 裝於基板或印刷電路板104上之積體電路記憶體晶片或 Ba粒。控制器11 〇亦為安裝於其自身印刷電路板i 24上之積 體電路晶片或晶粒。該兩個印刷電路板可安裝於一第三印

刷電路板（未圖示）。在其他實施例中，可將控制器及記憶 體晶粒安裝於同一塊板上。 每一記憶體裝置包括一由個別非揮發性記憶體單元形成 之非揮發性記憶體陣列1 〇6。記憶體陣列可包括（但不限於） 使用諸如反及及反或架構之架構而配置之快閃記憶體單 兀。記憶體晶粒102各自包括用於定址並控制其各別記憶 體陣列之周邊電路》控制器11〇包括於記憶體系統中以控 制主機裝置與個別記憶體晶粒1 02之間的記憶體操作。控 制器能夠獨立地定址系統之每一記憶體晶粒。控制器並非 132048.doc 丄38〇l65 必須包括於記憶體系統中。舉例而言，一些實施例可且有 由主機裝置(諸如由標準之基於處理器之計算系統的處理 . 器）處理之控制器功能性。此外，多個記憶體晶粒102可被 封裝於無控制器之單一封裝中且隨後與其他封裝及控制器 . 組合以形成記憶體系統。 、 每一記憶體晶粒102包括外部接針或接針之兩個集合。 用於每-晶粒之接針m之第一軸為裝置選擇接針之群 φ M °該等装置選擇接針向記憶體裝置提供用於經封裝之記 憶體系統之唯-晶片位址。每一晶粒之裝置選擇接針連接 至用於此晶粒之接合襯塾114之集合。在此特定組態中， 每一記憶體晶粒102具有連接至五個相應襯塾114之五個裝 置選擇接針H6。藉由將用於記憶體晶粒之特定概塾選擇 ' #地接地’該記憶體晶粒以位址組態或鍵控。襯墊之預定 接地組態可經提供以用於個別記憶體晶粒以向其指派封裝 唯μ片位址。基板i 04可包括具有預定概塾組態之 藝 纟座m粒安裝至基板時，藉此向晶粒指派相應晶片 位址。母-記憶體晶粒將自應用至概塾之組態來判定其位 址。裝置選擇接針將襯塾之接地組態提供至裝置内之選擇 電路。當啟用裝置時，選擇電路將由控制器ιι〇提供之位 址與接地組態比較以判定其是否應選擇並處理請求。 在®” ’假定接地表示邏輯"G"且圖中之"X"描繪接地之 ^塾，心憶體裝置旧派位址”u"。向記憶體裝置2指派 位址"1 0"，向記情體裝罟、泛/ 體裝置3札派位址，，01，，，且向記憶體裝置 址"〇〇"。如圖2中所描繪，僅需兩個襯墊來定址四 132048.doc 1380165 置 個個別記憶體晶粒，但展示用 展不用於母一晶粒之總共五個裝 選擇接針及接地襯塾。

接針118之第一集合為用於將每一記憶體晶粒連接至共 同裝置匯流排120之裝置匯流排接針。裝置匯流排12〇在第、 -末端處連接至控制器11()且在另_末端處連接至個別記 憶體晶粒202中之每-者。裝置匯流排接針ιι8之數目將根 據實施例（尤其根據系統中之相應匯流排之要求）而變化。 每。己It體aa粒連接i彡同匯流排以接收由控Μ器】1 〇發 出之各種㈣及定址命令並對該等命令作出回應。控制線 122被描繪為與裝置匯流排12〇分開，但在各種實施例十， 其可被視作裝置匯流排120之部分。控制線122為主晶片啟 用線。通常回應於由控制H11()提供之主晶片啟用信號而 啟用每一記憶體裝置。回應於此晶片啟用信號，每一裝置 啟用裝置内之輸人暫存器之集合。在每—裝置被啟用時，

晶片或陣列位址在裝置匯流排i 2 〇上自控制器傳遞並移位 至每一裝置處之暫存器中。每一裝置中之選擇電路130將 所接收之陣列位址與由襯墊〗14之集合的接地之預定組態 提供的唯一位址比較以判定是否應選擇該記憶體裝置。若 是，則記憶體晶粒之控制電路將藉由自陣列讀取資料或將 資料寫入至陣列來處理請求。 如别所述’在封裝s己憶體晶粒以形成諸如圖2中所描繪 之封裝之封裝之後偵測到的特定缺陷可導致整個記憶體封 裝之失效。每一記憶體晶粒之裝置匯流排接針丨18在封裝 内内部地連結在一起。舉例而言，接針可各自連接至共同 132048.doc • 12· 1380165 接5概墊。一旦晶粒已封裝在一起，即不可能實體上改變 内部佈線以斷開不良晶粒。此外，在封裝時固定每一記惟 體晶粒之襯墊接合。應用襯墊之預定組態且記憶體晶粒經 由裝置選擇接針而連接（作為封裝過程之部分一旦封裝 了晶粒，即不能改變固定襯墊接合之組態。因此，當單一 晶粒未通過封裝級測試時，封裝失效且通常被否決。因為 晶片啟用及裝置選擇接針在偵測到晶粒之失效之前係固定 的，所以不可停用晶粒或在裝置之位址範圍之外加以變址 (map)。即使僅單一晶粒已失效，封裝亦不可用。 可程式化晶片啟用及可程式化晶片位址經提供以用於非 揮發性記憶體系統内之個別記憶體晶粒以克服此等缺陷。 當在封裝之後偵測到呈多晶片組態之失效晶粒的失效時’ 將該等晶粒隔離。在失效晶粒中斷記憶體系統之連續位址 範圍的情況下，可經由可程式化晶片位址來重新定址封裝 内之其他晶粒以不顧失效晶粒而提供連續位址範圍。 圖3示意性地說明根據本發明之實施例之非揮發性記憶 體系統200。圖3之系統200含有許多與圖2之組件相同的組 件。在具有一控制器210之封裝中提供許多記憶體裝置 202。每一記憶體裝置202包括連接至晶粒之接合襯墊214 之相應集合的接針216之第一群組。接針或接針218之第二 集合為用以將每一記憶體晶粒連接至共同裝置匯流排2 2 〇 之裝置匯流排接針。如前所述，每一記憶體晶粒經由其晶 片啟用接針而連接至控制線222，該控制線222可被視作裝 置匯流排220之部分。 132048.doc 1380165 圖3中之每一記憶體晶粒之控制電路包括一用以替換或 重新程式化由接地襯墊之集合提供之唯一位址的第一可程 式化電路240及一用以將記憶體晶粒與控制線222上提供之 主晶片啟用信號隔離的第二可程式化電路242。儘管電路 240及242被描繪為與每一記憶體晶粒之相應選擇電路23〇 分開，但此等電路可作為選擇電路之部分而包括。可程式 化電路各自包括用以重新程式化相應記憶體晶粒之晶片啟 用信號及/或唯一陣列位址的一或多個熔絲或其他適合可 程式化電路。 可使用眾多類型之可程式化電路以儲存重新程式化特定 記憶體晶粒之晶片啟用信號及/或唯一位址所必需之資 料。一般而言，提供某一類型之熔絲電路以儲存在程式化 晶粒之晶片啟用信號及/或晶片位址時所使用的邏輯資 料。因為在裝置封裝之後程式化熔絲電路，所以熔絲電路 在其封裝狀態下應為可寫的。與標準炫絲之初始低電阻狀 態相反’反溶絲具有對應於高電阻之第一邏輯狀態及對應 於低電阻之第二邏輯狀態。在一些情形下，使用雷射退火 過程或電氣過程來寫入或溶斷反炫絲以將裝置置於其對應 於第二或經程式化之邏輯狀態之較低電阻狀態。此等類型 之反熔絲可能不適合於後封裝程式化，因為其常要求對熔 絲之直接存取且僅可併入晶圓級測試中。 ROM炫絲尤其適合於後封裝程式化，因為其能夠在模製 及封裝過程之後被寫入。ROM熔絲包括處於兩個邏輯狀態 (包括未經程式化之高電阻狀態或經程式化之低電阻狀態） 132048.doc 14 1380165 中之一者下的反熔絲元件。ROM陣列或暫存器中之未經程 式化之反熔絲鏈可具有相當於千兆歐姆之電阻，且經程式 化之反溶絲鏈可具有相當於幾百歐姆之電阻。為程式化典 型反熔絲’施加高電壓信號以將該鏈自其初始高電阻狀態 轉移至其經程式化之低電阻狀態。此情況用以儲存單一位 元之邏輯資料。可利用經受後封裝程式化之其他電可程式 化熔絲。舉例而言’一些電可程式化熔絲通常利用可程式 化非揮發性記憶體元件以在邏輯狀態下儲存資料。通常， 在裝置封裝之前與之後均可存取並程式化電可程式化溶 絲。在使用可程式化溶絲之一實施例中，可使用記憶體晶 粒之記憶體單元之主陣列的一部分。 可程式化晶片啟用電路242可具有使晶片啟用信號直接 傳遞至a己憶體晶粒之選擇電路的處於初始狀態之溶絲或反 熔絲。在此狀態下，記憶體晶粒如常操作，從而在其晶月 啟用接針上自控制器（或主機裝置）接收主晶片啟用信號。 可在封裝裝置之後將第二值設定至熔絲中以針對此特定記 憶體晶粒使晶片啟用信號實質上被更動。可將ROM反炫絲 (常僅稱為ROM熔絲）設定於其低電阻狀態，從而使替代信 號代替提供於裝置匯流排上之晶片啟用信號而提供。 假定每一記憶體晶粒202可操作以由其選擇電路回應於 晶片啟用線上之低壓或接地來啟用。如圖3中所說明，可 私式化晶片啟用電路提供於晶片啟用接針與選擇電路之 間。當可程式化電路設定於第二值時，代替晶片啟用信 號’可在選擇電路之輸入端處驅動高壓。相應地，不將回 I32048.doc 1380165 應於由控制器或主機提供之晶片啟用信號來啟用晶片。 可程式化晶片位址電路240之一或多個熔絲可儲存並提 供其相應記憶體晶粒之替代唯一位址。在圖3中每一唯 -晶片位址包含兩個位元以個別地定址四個記憶體晶粒， 以使得兩㈣絲可用以指派替代位址。第三料可用以儲 存指示是錢代替來自襯墊接合之標準位址來使用由㈣ 提供之位址的值。舉例而言’可藉由程式化第三熔絲以使

晶片位址電路啟動而替換—記憶體晶粒晶片位址來重新程 式化該晶片位址。回應於將第三料設定於其經程式化之 狀態，代替自襯墊接合提供於裝置選擇接針上之唯一位 址’可將由前兩個料儲存之邏輯值提供至選擇電路。處 於初始狀態之熔絲可對應於（例如）邏輯”〇”，且處於經程式 化之狀態之熔絲可對應於邏輯"丨"。若設定第三炫絲，則 供應來自前兩個熔絲之值來代替襯墊接合之位址作為對選 擇電路之輸入。

在圖4中說明製造非揮發性半導體記憶體裝置之過程， 藉此利用可程式化晶片啟用及/或可程式化晶片位址。在 步驟搬處對半導體晶圓之-群組執行晶圓級測試，每— 半導體晶圓通常具有許多未經劃分之記憶體陣列晶粒，該 等記憶體陣列晶粒包括記憶體陣列及用於控制記憶體陣列 之周邊電路。在晶圓級測試之後，在步驟3〇4處劃分並封 裝晶圓之個別記憶體晶粒。可在步驟州處封裝具有盘不 具有控制器晶片之單一晶片封裝、彡B 、 ^ 多日日片封裝。可使用各 種封裝組態。通常將晶粒安裝於具有在_面或兩面上㈣ 132048.doc -16- 1380165 之傳導層之基板上。在晶粒與該(等)傳導層之間形成電連 接’該（等）傳導層提供用於將晶粒整合至電子系統中之電 引線結構。

作為在晶粒與該（等）傳導層之間形成電連接之部分，在 步驟306處將每—記憶體陣列之晶片啟用接針連接至主晶 片啟用線或連接至共同匯流m控制器或主機裝^ 收曰曰片啟用U。在步驟308處’將預定組態應用於每— 晶片之裝置選擇接針之接合襯塾的集合，進而向每—晶片 扣派其自身唯一晶片位址。可如圖3之實例中所說明對接 之襯墊組態選疋之接針以定義位址。一些晶粒具備晶粒 接0襯墊，該等接合襯墊可連接至引線框之電引線 (例如)以定義唯-晶片位址一旦形成晶粒與基板之間的 電連接’總成通常即封閉於模製化合物中以提供保護性封 裝。 可在步驟310處執行如先前關於圖1所述之可選預燒過程 以對包括該（等>記憶體陣列、周邊電路、控制器等之封裝 施加應力。在預燒之後，在步驟312處對封裝執行測試。 可應用各種類型之封裝級測試，包括（以實例說明之）用以 偵測故帛、短路等之位元線及字線測言式、關於讀取、寫入 及資料保存能力之記憶體單元測S、周it電路測試等。在 一些實施例中，在封裝之後，在步驟3 12處使用冗餘記憶 體單元來個別地或以區塊或行等為單位來替換個別記憶體 晶粒之缺陷記憶體單元。 若未將晶粒判定為具有缺陷，則過程完成且經封裝之裝 132048.doc 1380165 置在具有全容量之情況下於步驟31 6處被遞送。若一或多 個記憶體晶粒具有缺陷，則可在步驟3 18處將該一或多個 5己憶體晶粒與封裝中之其他記憶體晶粒隔離。步驟314可 包括判定缺陷晶粒之數目在一實施例中是否為可管理的且 僅當晶粒之數目可由可程式化電路處理時進行至步驟 318°若所有晶粒或超過另一預定數目之晶粒已失效則 可廢棄封裝。 步驟318如先前在一實施例中所述而停用缺陷晶粒。記 憶體晶粒上之可程式化電路可更動在封裝之共同裝置匯流 排上供至晶粒之晶片啟用信號。R〇M溶絲（例如）可程式 化至一邏輯狀態’該邏輯狀態表示應停用晶粒。作為回 應，電路可在晶片啟用輸入端（例如，晶片啟用接針）處提 供更動晶片啟用信號之替代偏壓。若晶片啟用信號變低以 啟用裝置，則可程式化電路可在晶片啟用線上輸出位於晶 粒内部之高電壓以始終停用晶粒。 在步驟320處，判定是否應重新定址晶片之無缺陷記憶 體晶粒中之一或多個。在—些狀況下，缺陷晶粒僅被停用 且s己憶體封裝具備相應降低之容量。在如下文中較充分描 述之其他情形下，無缺陷記憶體晶粒中之一或多個經重新 疋址以提供記憶體封裝之無缺陷連續位址範圍。舉例而 β ，若停用四晶片記憶體封裝中之第二個晶片，則晶片〇 可藉由晶片1之位址重新定址以與晶片2及晶片3提供連續 位址範圍。若一或多個晶粒待重新定址則使用可程式化 電路來提供晶粒之替代位址以替換由襯墊接合提供之唯一 132048.doc -18· 圖5為說明用以重新定址四晶片封裝中之記憶體晶粒之 例示性機制的表格。所說明之機制僅為用於重新組態記憶 體晶粒之晶片位址之一個實例。在所提供之實例中，未提 供三晶片封裝，因此即使僅單一晶粒具有缺陷亦停用至 夕兩個晶粒。可實現此情況（例如）以提供標準大小之記憔 體封裝。在另一實例中，僅停用單一缺陷晶粒且可提供三 晶片封裝。 右所有晶片均良好’則無需重新定址且可遞送全容量封 裝。若晶片3不良，則隔離晶片2與晶片3且封裝具備—半 谷1。不重新定址任何晶片’因為晶片〇及晶片1提供連續 位址範圍。若晶片2不良，則再次隔離晶片2與晶片3且不 重新定址任何晶片。若晶片1不良，則隔離晶片1與晶片3 且晶片2藉由晶片1之晶片位址而重新程式化。此情況提供 對應於晶片0及晶片1之原始位址之連續位址範圍。若晶片 1及晶片3不良，則隔離兩者且晶片2藉由晶片1之晶片位址 而重新程式化。若晶片1及晶片2不良，則隔離兩者且晶片 3藉由晶片1之位址而重新程式化。若晶片1、晶片2及晶片 3不良，則停用三者且晶片0保持其原始位址。若晶片〇不 良或若晶片〇及晶片3不良，則停用晶片〇及晶片3且晶片2 藉由晶片0之位址而程式化。若晶片〇及晶片2不良，停用 兩者且晶片3藉由晶片〇之位址而程式化。若晶片〇、晶片2 及晶片3不良，則停用三者且晶片1藉由晶片〇之位址而程 式化。若晶片〇及晶片1不良，則停用兩者且晶片2藉由晶 132048.doc •19- 1380165 片〇之位址而程式化。若晶片〇、晶片1及晶片3不良，則停 用三者且晶片2藉由晶片〇之位址而程式化。若晶 曰 Β曰 片1及晶片2不良，則隔離三者且晶片3藉由晶片〇之位址而 程式化。若所有晶片均不良，則否決封裝。 圖6示意性地說明一實施例中之選擇電路23〇。在圖6 中，將可程式化電路描繪為選擇電路23〇之部分，但並非 在所有實施例中均有如此需要。選擇電路一般包括一移位 暫存态352、比較器354 '位址匹配鎖存器356&S_R暫存器 358。選擇電路具有來自裝置選擇接針216及裝置匯流排 220(包括晶片啟用線222)之輸入。選擇電路具有一輸出 DS，其用以選擇或取消選擇該選擇電路正控制之裝置（記 憶體晶粒）。 比較器354及位址匹配鎖存器356實施用於記憶體晶粒之 位址匹配。在圖6之實例中，將二位元位址自裝置匯流排 220之串列線s〇及S1移位至移位暫存器352中。在控制線 P/D上載運時脈信號’該時脈信號由主晶片啟用線222上之 低信號閘啟用’該低信號由反相器368反相。主晶片啟用 線222被展示為圖6中之裝置匯流排220之部分。接著將二 位元唯一晶片位址自移位暫存器352傳遞至比較器354。 藉由處於初始狀態之可程式化晶片位址電路，比較器接 收自裝置選擇接針216獲取之唯一晶片位址作為第二輸 入。如較早所描述，陣列内之每一位置之位址由接地組態 或接合襯墊214之"鍵”定義。由於記憶體晶粒連接至板上 之特定支座，（例如）經由裝置選擇接針而將由支座之襯墊 132048.doc -20· 1380165 定義之位址傳遞至記憶體裝置上。 比較器比較在串列線別及81上接收之位址與在裝置選擇 接=上獲取之位址。若該等位址匹配，則比較器輸出36〇 變高。此輸出時控至位址匹配暫存器356 _直至晶片啟用 線CE 222上之晶片啟用信號之下降邊緣（未展示連接）。此 情況使S-R暫存器358被設定為高以使得輪出〇8亦為高且 裝置被選擇。當該等位址不匹配時，j)S將為低且裝置不被 選擇。

利用可程式化晶片啟用電路242來隔離特定記憶體晶粒 與封裝。藉由隔離晶粒與主晶片啟用線來實現此情況以停 用記憶體晶粒以使得其保持不被選擇β可程式化晶片啟用 電路可在封裝之後經程式化以停用相應記憶體晶粒。在初 始狀態下，可程式化晶片啟用電路僅將經由主晶片啟用線 222接收之晶片啟用信號直接傳遞至反相器368以控制閘 3 62。選擇電路在其正常模式下操作以使得晶片啟用信號 啟用時脈信號P/D以將串列線SO及S1上之位址移位至移位 暫存器352 t。 若將可程式化電路設定於第二狀態，則將相應記憶體晶 粒與晶片啟用線222隔離。閘362由變低之主晶片啟用信號 啟用。因此’可程式化電路可替代通常將傳遞於線37〇上 之晶片啟用信號而驅動線37〇上之高信號。以此方式，與 由主機或控制器在晶片啟用線上提供之晶片啟用信號無 關’閘將保持切斷且時脈信號將不啟用移位暫存器352以 接收串列線SO及S1上之唯一晶片位址。藉由停用輸入移位 J32048.doc ^«0165 暫存器352，相應記憶體晶粒被停帛，且將保持此情況， 而與晶片啟用信號無關。 利用可程式化裝置選擇電路24〇來重新程式化封裝中之 特疋記憶體晶粒之唯—晶片位址。裝置選擇輸人接針連接 至可程式化裝置選擇電路，可程式化裝置選擇電路在可程 式化電路處於其初始操作狀態下時將其上之信I直接傳遞 至比較器354。第一熔絲可儲存單一位元以指示裝置選擇 接針上所接收之晶片位址待被更動。當發布此位元時，可 程式化裝置選擇電路將不同唯一位址提供至比較器354, 從而更動由實體接合提供之晶片位址。使用對應於唯一晶 片位址中之位元之數目的許多熔絲來提供不同位址。舉例 而言，熔絲之初始電阻狀態可對應於邏輯"〇"且經程式化 之低電阻狀態可對應於邏輯"丨"，或熔絲之初始電阻狀態 可對應於邏輯"Γ’且經程式化之低電阻狀態可對應於邏輯 0 。可選擇性地調節位址熔絲以儲存新晶片位址。可程 式化電路接著勝匯流排364上之此位址提供至比較器。因 而，記憶體晶粒在封裝之後藉由新唯一晶片位址來重新程 式化。 圖7為根據一實施例之可程式化晶片啟用電路242之圖解 說明。提供ROMRD時序信號作為對閘4〇2之第一輸入。提 供來自ROM嫁絲之資料信號作為第二輸入。資料信號載運 用於來自電路之ROM熔絲的單一位元之資料的信號。若 ROM熔絲處於其初始狀態，則不回應於時序信號而啟用 閘《在各種實施例中，可在通電或斷電時發布時序信號 132048.doc -22- 1380165 (例如）以使來自ROM熔絲之資料被讀取。若閘未由經程式 化之熔絲啟用，則閘輸出保持低且輸出CE_force保持低。 因而，如圖6中所述而將主晶片啟用信號傳遞至選擇電 路。 若ROM熔絲被程式化，則CE_ROM將在發出ROMRD時 序信號時為高且閘402之輸出變高。或閘404之輸出在閘 402之輸出變高時變高。回應於時序信號i_RRD及o_RRD， 來自或閘之輸出之高值由正反器406取樣。接著提供經取 樣之高值作為輸出CE_force。 將輸出CE_force提供至具有來自晶片啟用接針之晶片啟 用信號的經取樣之值的反或閘408。輸入緩衝器（未說明）可 用於經取樣之值。若CE_force藉由程式化ROM熔絲而變 高，則反或閘408之輸出為低。該輸出由反相器410反相且 作為内部晶片啟用信號CE_internal而提供。將高 CE_internal輸出提供至反相器368，反相器368將低輸出提 供至閘362(圖6)。因此，停用移位暫存器352，從而產生經 停用之記憶體晶粒。 圖8為一實施例中之可程式化裝置選擇電路240之圖解說 明。將ROMRD時序信號及第一 ROM熔絲（被稱為選擇熔 絲）之輸出提供至閘420。當時序信號ROMRD變高時，將 來自ROM熔絲之資料提供至閘。若熔絲未被程式化，則閘 輸出保持低且正反器424之輸出為低。若熔絲被程式化， 則閘420之輸出變高且或閘輸出422變高。正反器424之輸 出C ADD_SEL接著回應於時序信號i_RRD及o_RRD而變 132048.doc -23- 1380165 高。 使用圖8中之電路之下部部分來選擇由襯墊接合提供之 原始晶片位址或由可程式化電路提供之經程式化之位址。 第一多工器MUX1 426接收兩個輸入，兩個輸入為晶片位 址之第一位元之 CADDO_ori 及 CADDO_ROM。CADD0_ori 為晶片位址之第一位元之來自襯塾接合之信號。 CADDO—ROM為第一位址位元之來自第一 ROM熔絲之信 號。第二多工器MUX2 428接收兩個輸入，兩個輸入為晶 片位址之第二位元之CADDl_ori及CADDl_ROM。 CADDl_ori為晶片位址之第二位元之來自襯塾接合的信 號。CADD1_R0M為第二位址位元之來自第二ROM熔絲之 信號。若CADD_SEL為低（對應於可程式化裝置選擇電路 之未經程式化之選擇ROM熔絲），則自多工器提供原始晶 片位址。MUX 1提供用於來自襯墊接合之晶片位址之第一 位元（CADD0_ori)的一輸出CADDO且MUX2提供用於來自 襯墊接合之晶片位址之第二位元（CADDl_ori)的一輸出 CADD1。若CADD_SEL為高（對應於經程式化之選擇ROM 熔絲），則提供來自ROM熔絲中之每一者的經程式化之晶 片位址。MUX1提供關於輸出CADDO之來自第一位址ROM 熔絲之CADDO_ROM值且MUX2提供關於輸出CADD1之來 自第二位址ROM熔絲之CADDl_ROM值。 圖6至圖8之例示性實施例利用二位元位址。相應地，多 工器接收兩個輸入且兩個ROM熔絲用於替換晶片位址。若 更多位元用於晶片位址，則額外ROM熔絲可用於位址之額 132048.doc -24· 1380165 外位元。 應注意，可獨立於可程式化Μ啟 片位址。舉例而言，封裝級測試 Μ可程式化晶 他晶片或具有優於其他晶片之效能特：:==其 裝之晶片〇為"較清潔"或較佳 希望封 選摆曰《。與九丨 日片’則可重新定址 、擇明片。舉例而言，若晶片3具 疋 可將其位址與晶片〇之位Μ 1揸 /、又好之特性，則 部。在此狀二 將較佳晶片置於陣列頭 勹在此狀兄下，不停用任何晶片。 如前所述，一些記憶體系 士，一”上 包括多個封裝。舉例而 :明用：含有兩個或兩個以上記憶體封裝。圖9為 ^ 一以重新定址選擇記憶體晶粒以提供連續位址範圍之 一例不性實施例的表格。在圖9中，兩個記憶體封裝經 組合以形成較大記憶體封裝（例如，記憶卡）。每一封裝含 :四個記憶體陣列晶粒、經組合之記憶體封裝組合中之每 一者包括至少一缺陷晶粒。藉由組合兩個封裝（各自具有 缺fe日日粒），提供單—良好四晶粒封裝。 若第—封裝之晶片3不良’且第二封裝之晶片〇、丨及2不 良’則該兩個封裝可經組合以形成具有由四個記憶體晶粒 ，’且成之連續位址範圍的記憶體封裝。可如上所述隔離來自 第一封裝之晶片3與來自第二封裝之晶片〇、丨及2。來自第 一封裝之晶片3接著藉由來自第一封裝之晶片3之位址來重 新組態。一些實施例利用封裝之獨立封裝位址或特定位元 以及内部晶粒位址。在此狀況下，重新組態封裝2之晶片3 可僅需要重新組態位元以表示封裝1。在其他狀況下，可 132048.doc •25- 使用較完整之重新定址β 些實施例t之額外組件的非揮

圖10為展示如可包括於一些實相 發性記憶體系統（諸如圖3中所描續_ 之另一視圖。記憶體裝置51〇包括 晶片512 〇記憶體晶粒512包括記 項取/寫入電路530A及530B包括允許記憶體單元之一 頁被並行讀取或程式化之多個感測區塊55〇。記憶體陣列 5〇〇可由字線經由列解碼器54〇八及54〇B且由位元線經由行 解碼器542A及542B來定址。在典型實施例中，將一控制 器544與該一或多個記憶體晶粒512包括於同一記憶體裝置 51〇(例如，可卸除式儲存卡或封裝）中。經由線532而在主 機與控制器544之間且經由可為裝置匯流排22〇之線534而 在該.控制器與該一或多個記憶體晶粒5丨2之間轉移命令及 資料。 控制電路520與讀取/寫入電路530A及530B合作以對記憶 體陣列500執行記憶體操作。控制電路52〇包括一狀態機 522、一晶載位址解碼器524及一功率控制模組526。狀態 機522提供記憶體操作之晶片級控制。晶載位址解碼器524 提供由主機或記憶體控制器使用之硬體位址與由解碼器 540A、540B、542A及542B使用之硬體位址之間的位址介 面。功率控制模組526控制在記憶體操作期間供應至字線 132048.doc -26 - 1380165 及位元線之功率及電壓。 選擇電路23 0為一實施例中之控制電路520之部分。控制 電路可形成狀態機之一部分或可為單獨電路組件。因而， 可將可程式化電路240及242包括於控制電路以及狀態機 中。控制電路可或可不收納可程式化溶絲元件。舉例而 言’在一些情形下，可將專用ROM溶絲提供於控制電路 内。在其他狀況下’實際記憶體陣列500可用於可程式化 元件’從而在控制電路520與該陣列之間劃分可程式化電 路。 在一實施例令將記憶體單元陣列500組織為反及快閃記 憶體陣列β圖11為展示一例示性反及串600之俯視圖。圖 1 2為該例示性反及串6〇〇之等效電路。圖丨丨及圖丨2中所描 繪之反及串包括串聯於一第一選擇閘極620與一第二選擇 閘極622之間的電晶體610、612、614及616。在一實施例 中’電晶體610、612、614及616各自形成反及串之個別記 憶體單元。在其他實施例中，反及串之記憶體單元可包括 多個電晶體或可與圖11及圖12中所描繪之記憶體單元不 同。本文中之論述並不限於反及串中之任一特定數目之記 憶體單元。選擇閘極620將反及串連接至位元線626。選擇 閘極622將反及串連接至共同源極線628。藉由經由選擇線 SGD將適當電壓施加至控制閘極62〇cg來控制選擇閘極620 且藉由經由選擇線SGS將適當電壓施加至控制閘極622CG 來控制選擇閘極622。該等電晶體中之每一者具有控制閘 極及浮動閘極。電晶體610包括控制閘極610CG及浮動閘 132048.doc •27· 1380165 極610FG。電晶體612包括控制閘極612Cg及浮動閘極 612FG。電晶體614包括控制閘極6i4Cg及浮動閘極 614FG。電晶體616包括控制閘極6i6Cg及浮動閘極 616FG。控制閘極61〇CG連接至字線wL3，控制閘極 612CG連接至字線WL2，控制閘極6i4CG連接至字線 WL1 ’且控制閘極616CG連接至字線wl〇。 作為圖13令所示之一實例，描述分割成1〇24個區塊之反 及快閃EEPROM。記憶體單元之每一區塊包括形成行之位 7L線之一集合及形成列之字線之一集合。通常將每一區塊 劃分為許多頁。頁通常為程式化或讀取之最小單位但可 在單一操作中程式化或讀取多頁。在另一實施例中，個別 頁面可劃分為片段且該等片段可含有隨著基本程式化操作 而同時寫入的最少數目之單元。一或多頁資料通常儲存於 一列S己憶體單元中。一頁可儲存一或多個區段之資料，其 大小一般由主機系統定義。區段包括使用者資料及附加項 資料。附加項資料通常包括自區段之使用者資料計算出的 錯誤校正碼（ECC)。控制器（下述的）之一部分在資料程式 化至陣列中時計算ECC，且亦在自陣列讀取資料時對其進 行檢查。或者，將ECC及/或其他附加項資料儲存於與其所 關於之使用者資料不同的頁乃至不同的區塊中。使用者資 料之區段通常為512個位元組，此對應於磁碟驅動器中一 般使用之區段的大小。附加項資料通常為額外的16至2〇個 位το組。大量頁形成一區塊，任何時候自8頁開始（例如）高 達32、64或更多頁。在一些實施例中，反及串之一列構成 132048.doc •28- 1380165 一區塊。 圖13展示經串聯連接以形成反及串之四個記憶體單元。 儘管展示四個單元包括於每一反及串中，但可使用多於或 少於四個（例如，16、32或另一數目）之單元。反及串之一 鳊子經由第一選擇電晶體或閘極（連接至選擇閘極汲極線 SGD)而連接至相應位元線，且另一端子經由第二選擇電

aa體（連接至選擇閘極源極線s G S)而連接至共同源極線。 可同％抹除健存於每一區塊中之資料。在圖中之實例之 每一區塊中，存在劃分成偶數行及奇數行之8,512行。位 元線劃分為偶數位元線（BLe)及奇數位元線（BL0)。在奇數/ 偶數位元線架構中，沿共同字線且連接至奇數位元線之記 憶體單元同時程式化，而沿共同字線且連接至偶數位元線 之儲存元件在另一時間同時程式化。因此，可同時讀取或 程式化532個位元組之資料。同時被讀取或程式化之此⑴ 個位元組之資料形成一邏輯頁。因此，在此實例中，一區

塊可儲存至少Μ。當每—記憶體單元儲存兩個位元之資 料（例如，多階單元）時，一區塊儲存“頁^其他大小的區 塊及頁亦可用於實施例。 在其他實施財，位元線未劃分為奇數及偶數位元線。 ::架構-般被稱為全位元線架構。在全位元線, 及程式操作__選擇—區塊之所有位元線。同 在式化沿共同字線並連接至任—位元線之記憶體 =實二例中，可將位元線或區塊分解為其他分組(例 左右刀組、兩個以上分組等）。 «32048.doc -29- 當在-實例中程式化記憶體單元時，沒極及WHO 而控制閘極接收具有增加之量值的一系列程式化脈 衝。在-實施例中，該系列中之脈衝之量值之範圍為12 v f 24 V。在其他實施例中，該系列中之脈衝之範圍可不 :例如，具有向於12 v之起始位準。在對記憶體單元進 行程式化期間，在程式化脈衝之間的週期内進行驗證操 =。亦即，在每一程式化脈衝之間讀取並行程式化之一群 組之單元中的每一單元之程式化位準以判定其是否已達 J或超過其被程式化至之驗證位準。一種驗證程式化之方 式為測試特定比較點處的傳導。藉由針對所有後續程式化 脈衝將位元線電壓自〇升高至Vdd(例如，丨8 V至3 3 v)而 (例如）在反及單元中鎖定被驗證為被充分程式化之單元以 〜止此等單元之程式化處理。在一些狀況下，脈衝之數目 將為有限的（例如，20個脈衝），且若給定記憶體單元未由 最後一脈衝充分程式化，則呈現一錯誤。在一些實施例 中在程式化之前抹除（以區塊或其他單位）記憶體單元。 圖14為描述用於程式化非揮發性記憶體之方法之一實施 例的流程圖。在步驟700處抹除待程式化之記憶體單元。 步驟700可包括抹除多於待程式化（例如，以區塊或其他單 位）之記憶體單元的記憶體單元。在步驟7〇2處，執行軟程 式化以使經抹除之記憶體單元之抹除臨限電壓之分配變 窄° 一些記憶體單元可由於抹除處理而處於深於所需狀態 的抹除狀態。軟程式化可施加小的程式化脈衝以將經抹除 之記憶體單元之臨限電壓移動得較接近於抹除驗證位準。 132048.doc •30- 1380165 在步驟704處，"資料載入"命令由控制器544發出並被輸入 至控制電路520,從而允許資料輸入至資料輸入/輸出緩衝 器。輸入資料被辨識為一命令且由狀態機522經由輸入至 控制電路520之命令鎖存信號（未說明）而鎖存。在步驟7〇6 處’將表示頁位址之位址資料自控制器或主機輸入至列控 制器或解碼器540A及540B。該輸入資料被辨識為頁位址 且經由受到輸入至控制電路之位址鎖存信號影響的狀態機 5 22而鎖存。在步驟7〇8處，將用於經定址之頁的—頁程式 化資料輸入至資料輸入/輸出緩衝器以用於程式化β舉例 而言’在一實施例中可輸入532個位元組的資料。此資料 鎖存於選定之位元線之適當暫存器中。在一些實施例中， 該資料亦鎖存於選定之位元線之第二暫存器中以用於驗證 操作》在步驟710處’ ”程式化"命令由控制器發出且輸入 至資料輸入/輸出緩衝器。該命令由狀態機522經由輸入至 控制電路之命令鎖存信號鎖存。 由·’程式化”命令觸發’步驟7〇8中所鎖存之資料將被程 式化至由狀態機522使用施加至適當字線之步進脈衝程式 化電壓信號而控制的選定之記憶體單元中。在步驟712 處’將施加至選定之字線之程式化脈衝電壓位準（VpGM)初 始化至起始脈衝（例如’ 12v)且將由狀態機522維持之程式 化計數器PC初始化至〇。在步驟714處，將第一 VpGM脈衝 施加至選定之字線。若指示應程式化相應記憶體單元之邏 輯"〇"儲存於特定資料鎖存器中，則使相應位元線接地。 另一方面’若指示相應記憶體單元應保持於其當前資料狀 132048.doc •31- 1380165 態之邏輯"Γ儲存於料料Μ，㈣相應位元線連接 至Vdd以抑制程式化。 在步驟716處，驗證選定之記憶體單元之狀態。若㈣j 到選定之單元之目標臨限電壓已4到適當位準，則將儲存 於相應資料鎖存器中之資料改變至邏輯T。㈣測到臨 限電壓尚未達到適當位準，則不改變儲存於相應資料鎖存 器中之資料。以此方式，在相應資料鎖存器中儲存有邏輯 'T之位&線無需程式化。當所有資料鎖存器均儲存邏輯 τ時，狀態機知道所有選定單元均已程式化。在步驟718 處，檢查所有資料鎖存器是否均儲存邏輯””。若是則 程式化處理完成且成功，因為所有選定之記憶體單元均經 程式化並驗證至其目標狀態。好驟72〇處報告"通過"之 狀態。應注意’在-些實施例中’在步驟718處並非所 有資料鎖存器均必須儲存邏輯T。至少預定數目之資料 鎖存器儲存邏輯"1"可為足_ 4儲麵㈣"之資料鎖 存器與尚未程式化之單元(緩慢程式化單元)或與缺陷單元 相關聯，許有限數目之未經充分程式化之單元或缺陷 單元，因為在後續讀取操作期間，可應用錯誤校正（ECC)

來校正與緩慢程式化或缺陷記憶體單元相關聯之被惡化之 資料。 U 若在步驟718處判定並非所有資料鎖存器均儲存邏輯 ”1" ’則繼續程式化處理。在步驟722處’相對於程式化極 限值而檢查程式化計數器Pc。程式化極限值之一實例為 20，然而，可使用其他值。若程式化計數器pc不小於, 132048.doc -32- 1380165 則在步辣724處判定尚未成功程式化之單元之數目是否等 於或小於肢數目。若未經成功程式化之位元之數目等於 或小於預定數目，則在步驟726處將程式化處理標記為通 過且報告通過之狀態。可在讀取處理期間使用錯誤校正來 校正未經成功程式化之位元、然而，若未經成功程式化之 元之數目大於預定數目，則在步驟728處將程式化處理 標記為未通過且報告未通過之狀態。若程式化計數器PC小 於20,則在步㈣〇處按步長增加Vp(jM位準並使程式化計 數器pc遞增。在步驟730之後，處理迴圈返回至步驟714以 施加下一 ^^⑽脈衝。 圖14之流程圓描繪如可針對二進位儲存器而應用之單遍 式程式化方法。在如可針對多階儲存器而應用之二遍式程 式化方法中，例如，可在流程圖之單一迭代中使用多個程 式化或驗證步驟。可針對程式化操作之每一遍執行步驟 712至73 0。在第一遍中，可施加一或多個程式化脈衝並驗 證其結果以判定單元是否處於適當中間狀態。在第二遍 中，可施加一或多個程式化脈衝並驗證其結果以判定單元 是否處於適當最終狀態。 在成功程式化處理結束時’適當時，記憶體單元之臨限 電壓應處於經程式化之記憶體單元的臨限電壓之一或多個 分布範圍内或處於經抹除之記憶體單元的臨限電壓之一分 布範圍内。圖15說明當每一記憶體單元儲存兩個位元之資 料時之記憶體單元陣列之臨限電壓分布《圖丨5展示經抹除 之記憶體單元之第一臨限電壓分布Ε ^亦描繪經程式化之 132048.doc •33· 1380165 記憶體單元之三個臨限電壓分布A、b及C ^在一實施例 中，E分布中之臨限電壓為負且a ' B及c分布中之臨限電 壓為正。 圖15之每一不同臨限電壓範圍對應於用於該組資料位元 的預定值。程式化至記憶體單元中之資料與單元之臨限電 壓位準之間的特定關係視用於單元之資料編碼機制而定。 在實施例中，使用格雷（Gray)碼指派法將資料值指派給 臨限電壓範圍，使得若浮動閘極之臨限電壓錯誤地移位至 其相鄰實體狀態，則僅一個位元受到影響。—實例將"丨i，， 指派給臨限電壓範圍E(狀態E)，將"1〇"指派給臨限電壓範 圍A(狀態A)，將"〇〇"指派給臨限電壓範圍B(狀態b)，並將 "01"指派給臨限電壓範圍C(狀態c)。然而，在其他實施例 中’不使用格雷碼。儘管圖15展示四種狀態，但本發明亦 可用於其他多狀態結構，此等結構包括包含多於或少於四 種狀態之結構》 圖15亦展示用於自記憶體單元讀取資料之三個讀取參考 電壓Vra、Vrb及Vrx。藉由測試給定記憶體單元之臨限電 壓是高於還是低於Vra、Vrb及Vrc，系統可判定記憶體單 元處於何種狀態。圖15亦展示三個驗證參考電壓、 Vvb及Vv<^當將記憶體單元程式化至狀態a時，系統將測 試此等記憶體單元是否具有大於或等於Vva的臨限電壓。 當將記憶體單元程式化至狀態B時，系統將測試記憶體單 元是否具有大於或等於Vvb的臨限電壓。當將記憶體單元 程式化至狀態C時’系統將判定記憶體單元是否呈有其大 132048.doc •34- 1380165 於或等於Vvc的臨限電麗。 在被稱為全序列程式化的如圖15中所描繪之一實施例 中，可將圮憶體單元自抹除狀態E直接程式化至經程式化 之狀態A、B或C中之任一者。舉例而·^，可首先抹除待程 式化之記憶體單元之一群體以使得該群體中之所有記憶體 單元均處於抹除狀態E。接著將使用圖15中所描繪之處理 將記憶體單元直接程式化至狀態Α、3或〇。在將一些記憶 體單元自㈣E程式化至狀態A時1其他記憶體單元自 狀態E程式化至狀態b及/或自狀態e程式化至狀態c。在此 等實施例中’可將針對記憶體單元之敎記憶體狀態而編 碼之兩個位元均視作單一頁資料之部分。 圖16說明儲存兩個不同頁（下部頁及上部頁）之資料的程 式化多狀態記憶體單元之二遍式技術之實例。描繪四個狀 態·狀態E(ll)、狀態Α(ι〇)、狀態B(〇〇)及狀態c⑼）。對 於狀態E，兩個頁均儲存"Γ，β對於狀態八，下部頁儲存 而上部頁儲存對於狀態3，兩個頁均儲存"〇、對於 狀態C，下部頁儲存"i"而上部頁儲存"〇"。應注意，儘管 已將特定位元型樣指派給該等狀態中之每一者，但亦可指 派不同的位元型樣。在第一遍程式化中，根據待程式化至 下部邏輯頁t之位S來設定單元之臨限電壓位準。若此位 元為邏輯"1"，則臨限電壓不改變，因為其由於較早已被 抹除而處於適當狀態、然而，若待程式化之位元為邏輯 則將單元之臨限位準增加至狀“，如由箭頭75〇所 不。第一遍程式化結束。 132048.doc -35- 1380165 在第二遍程式化中，根據待程式化至上部邏輯頁中之位 元來設定單元的臨限電壓位準。若上部邏輯頁位元將儲存 邏輯τ，則不發生程式化，因為視下部頁位元之程式化 而定，單元處於狀態£或八中之一者，該兩個狀態皆載運 上部頁位元’’1,1。若上部頁位元將為邏輯·，〇"，則臨限電壓 進仃移位。若帛—遍程式化導致#元保持於抹除狀態E， 則在第二階段中單元經程式化以使得臨限電壓經增加而處 於狀態C内，如由箭頭754所描繪。若單元已由於第一遍程 式化而程式化至狀態A，則記憶體單元在第二遍程式化中 經進一步程式化以使得臨限電壓經增加而處於狀態B内， 如由箭頭752所描繪^第二遍程式化之結果為將單元程式 化至經指定以在不改變下部頁之資料之情況下儲存上部頁 之邏輯0的狀態。存在用以在讀取或驗證操作期間量測 己隐體单元之傳導電流的許多方式。在上述實例中，選定 之記憶體單元之傳導電流允許（或未能允許）包括選定之記 憶體單元之反及串將位元線放電。在一時間週期之後量測 位元線上之電壓以判定該位元線是否已被放電。在另一實 例中’根據記憶體單元使感測放大器中之專用電容器放電 之速率來量測該記憶體單元之傳導電流。 圖1 7為描述用以自非揮發性記憶體單元讀取資料之一實 施例的流程圖。圖丨7提供在系統級處之讀取處理。在步驟 802處’回應於在步驟8〇〇處接收之讀取資料之請求而對特 疋頁執行讀取操作。在一實施例中，當程式化一頁之資料 時’系統亦將產生錯誤校正碼（ECC)並將此等ECC與該頁 132048.doc -36- 1380165 之資料一起寫入。ECC技術為此項技術中所熟知。所使用 之ECC處理可包括此項技術中已知的任何適合ecc處理。 當自一頁讀取資料時，將使用Ecc來判定資料中是否存在 任何錯誤（步驟804)。可在控制器、狀態機上或在系統中之 其他處執行ECC處理。若資料中不存在錯誤，則在步驟 806處將資料報告給使用者。若在步驟8〇4處發現一錯誤， 則在步驟808處判定該錯誤是否為可校正的。錯誤可歸因 於浮動閘極間耦合效應或可能歸因於其他實體機構。各種 ECC方法具有校正一組資料中之預定數目之錯誤的能力。 若ECC處理可校正資料，則在步驟81()處使用Ecc處理來校 正此資料，且在步驟812甲將經校正之資料報告給使用 者。若資料不可由ECC處理校正，則在步驟814中執行資 料恢復處理。在一些實施例中，將在步驟之後執行 ECC處理。在恢復資料之後，在步驟816處報告此資料。 應注意，圖1 6之處理可用於使用全位元線程式化或奇數/ 偶數位元線程式化而程式化的資料。 圖18為描述用於執行一頁之讀取操作的處理之一實施例 之流程圖。圖18之處理可經執行以用於包含一區塊之所有 位元線、僅包含一區塊之奇數位元線、僅包含一區塊之偶 數位元線或包含一區塊之位元線之其他子集的一頁。在步 驟850中，將讀取參考電壓Vra施加至與該頁相關聯之適當 字線。在步驟852中，《測與該頁相關聯之字線以判定經 定址之記憶體單元是否基於將Vra施加至其控制閘極而傳 導。傳導之位元線指示記憶體單元被接通；因此，此等記 132048.doc •37· 138016：) 憶體單元之臨限電愿低於Vra(例如，處於狀態e)。在步驟 854中，將位元線之感測結 两仔於此等位7G線之適當鎖 存'中。在步驟856中，將讀取參考電虔Vrb施加至與正讀 2之頁相關聯之字線。在步驟㈣中，如上所述感測位元 線。在步⑽0巾，將結果料於位元線之適當鎖存器 中。在步驟862中，將讀取參考電壓b施加至與該頁相關 狀字線。在步驟864中，如上所述感測位元線以判定哪 些^憶體單元傳導。方牛赖以 得導在步驟866中，將感測步驟之結果儲 存於位元線之適當鎖存器中。在步驟868中判定每一位 元線之資料值。舉例而t，若記憶體單元在Vra下傳導， 則該記憶體單元處於狀態m隐體單元在wb及I下 而不在Vra下傳導’則該記憶體單元處於狀態A。若記憶體 單元在Vrc下而不在Vra及Vrb下傳導，則該記憶體單元處 於狀態B。若記憶體單A不在Vra '或Vre下傳導，則該 記憶體單元處於狀態c。在其他實施例中，感測各種位準 (Vra、Vrb及Vre)可以不同次序發生。 可能需要基於所使用之編碼及/或架構而在各種實施例 中施加不同數目之參考讀取電壓。舉例而言，當使用上部 頁/下部頁架構時’可僅藉由使用Vrb讀取參考電壓位準來 完成上部頁讀取以判定記憶體單元是處於狀態E及狀態A 中之一者（上部頁位元為1}還是處於狀態B及狀態c中之一 者（上部頁位元為〇) ^可藉由使用Vra及Vrc讀取參考電壓位 準來完成下部頁讀取以判定記憶體單元是處於狀態E及狀 痞C中之一者（下部頁位元為丨）還是處於狀態a及狀態b中之 132048.doc -38- 1380165 一者（下部頁位元為〇) β 儘S已主要出於例示性目的而描述反及類型快閃記憶 體’但本揭示案並非如此受限而具有對許多類型之積體電 路之應用原則上，可在包括可定址晶粒之任一類型之電 路中使用實施例。其他實施例可包括反或類型快閃記憶體 及諸如SRAM及DrAM之揮發性記憶體。此外，已出於說 明及描述之目而呈現前述實施方式。其不欲為詳盡的或將 本發明限於所揭示之精確形式。按照上述教示，可能作出 許多修改及變化。選擇所述實施例以最好地解釋本發明之 原理及其實際應用，以藉此使熟習此項技術者能夠在各種 實施例中並加以適合於特定預期用途之各種修改而最好地 利用本發明。預期本發明之範疇由隨附申請專利範圍來界 定。 【圖式簡單說明】 圖1為描述根據先前技術之製造記憶體之方法的流程 圖α 圖2為例示性記憶體封裝之方塊圖。 圖3為根據一實施例之記憶體封裝之方塊圖。 圖4為描述根據一實施例之製造半導體記憶體之方法的 流程圖。 圖5為描述用以重新定址經封裝之記憶體晶粒之例示性 技術的表格。 圖6為根據一實施例之記憶體晶粒之選擇電路的方塊 圖。 132048.doc •39· 1380165 圖7為一實施例之可程式化晶片啟用電路之一部分的電 路圖。 圖8為一實施例之可程式化晶片位址電路之一部分的電 路圖。 圖9為描述用以重新定址來自多個封裴之記憶體晶粒以 由母一較小封裝之記憶體晶粒形成封裝之例示性技術的表 格。 圖10為非揮發性記憶體系統之方塊圖。 圖11為反及串之俯視圖。 圖12為圖11之反及串之等效電路圖。 圖13描繪記憶體陣列之例示性組織。 圖14為描述程式化非揮發性記憶體之方法之流程圖。 圖15為描繪記憶體單元之陣列之臨限電壓的例示性分布 及用於全序列程式化之技術的圖表。 圖16為描繪記憶體單元之陣列之臨限電壓的例示性分布 及用於當每一記憶體單元儲存兩頁之資料時的二遍式程式 化之技術的圖表。 圖17為用於讀取非揮發性記憶體之方法之流程圖。 圖18為用於自非揮發性記憶體讀取一頁資料之方法的流 程圖。 【主要元件符號說明】 100 非揮發性記憶體系統 102 個別記憶體晶粒 104 基板或印刷電路板 132048.doc -40. 1380165 106 • 110 114 116 118 120 122 122 癱 130 200 202 - 210 214 216 218 220

222 230 240 242 352 354 非揮發性記憶體陣列 控制器 接合襯墊 裝置選擇接針 裝置匯流排接針 裝置匯流排 控制線 印刷電路板 選擇電路 非揮發性記憶體系統 記憶體裝置 控制器 接合襯墊 接針 接針 共同裝置匯流排 控制線 選擇電路 第一可程式化電路/可程式化晶片位址電 路 第二可程式化電路/可程式化晶片啟用電 路 移位暫存器· 比較器 132048.doc • 41 - 1380165

356 位址匹配鎖存器 358 S-R暫存器 360 比較器輸出 362 控制閘 364 匯流排 368 反相器 370 線 402 閘 404 或閘 406 正反器 408 反或閘 410 反相器 420 閘 422 或閘輸出 424 正反器 426 第一多工器MUX1 428 第二多工器MUX2 500 記憶體單元 510 記憶體裝置 512 記憶體晶粒 520 控制電路 522 狀態機 524 晶載位址解碼器 526 功率控制模組 -42- 132048.doc 1380165

530A

530B . 532

534 540A 540B 542A 542B 9 544 550 600 - 610

610CG

610FG 612

612CG 612FG 614

614CG

614FG 616

616CG

616FG 620 讀取/寫入電路 讀取/寫入電路 線 線 列解碼器 列解碼器 行解碼器 行解碼器 控制器 感測區塊 反及串 電晶體 控制閘極 浮動閘極 電晶體/選擇閘極 控制閘極 浮動閘極 電晶體 控制閘極 浮動閘極 電晶體 控制閘極 浮動閘極 選擇閘極 -43 - 132048.doc 1380165

620CG 控制閘極 622 選擇閘極 622CG 控制閘極 626 位元線 628 共同源極線 Ble 偶數位元線 Bio 奇數位元線 CADDO 輸出 CADD1 輸出 CADDSEL 輸出 CADD0_ori 輸入 CADDOROM 輸入 CADDl_ori 輸入 CADDl_ROM 輸入 CE 晶片啟用線 CEforce 輸出 CE_internal 内部晶片啟用信號 DS 輸出 i_RRD 時序信號 o_RRD 時序信號 P/D 控制線 PC 程式化計數器 ROMRD 時序信號 SO 串列線 132048.doc -44· 1380165 SI 串列線 SGD 選擇閘極汲極線 SGS 選擇閘極源極線 Vra 讀取參考電壓 Vrb 讀取參考電壓 Vrc 讀取參考電壓 Vva 驗證參考電壓 Vvb 驗證參考電壓 Vvc 驗證參考電壓 WLO 字線 WL1 字線 WL2 字線 WL3 字線 132048.doc -45-

Claims (1)

1380165 w年卜月>〜日修正本 、申請專利範圍： 一種非揮發性記憶體系統，其包含： 第097122255號專利申請案 中文申請專利範園替換本(1〇〇年12月） 複數個非揮發性記憶體晶片，其各自包括複數個非揮 發性儲存元件及一或多個晶片啟用接針，每一記憶體晶 片之該一或多個晶片啟用接針耦接至一共同線； 一控制器，其與該共同線通信； 每一記憶體晶片上之一選擇電路，其回應於一由該控 制器在該共同線上提供之晶片啟用信號，每一選擇電路 回應於該晶片啟用信號而啟用一相應記憶體晶片；及 母一晶片上之一或多個可程式化電路之一集合，可程 式化電路之該集合與一相應記憶體晶片之一晶片啟用接 針及一選擇電路通信’可程式化電路之該集合係可在封 裝該非揮發性記憶體系統之後組態以隔離一相應記憶體 晶片使之不回應於該晶片啟用信號而被啟用。 2. 如s青求項1之非揮發性記憶體系統，其中： 可程式化電路之該集合藉由在該晶片啟用信號到達該 相應s己憶體晶片之該選擇電路之前更動該晶片啟用信號 而隔離該相應記憶體晶片。 3. 如請求項1之非揮發性記憶體系統，其中： 可程式化電路之該集合藉由無關於該晶片啟用信號而 自該一或多個晶片啟用接針將一大體上恆定偏壓提供至 該選擇電路來隔離該相應記憶體晶片。 4. 如請求項1之非揮發性記憶體系統，其中： 母5己憶體晶片包括耦接至用於該每一晶片之一或多 132048-I001223.doc 1380165 個襯塾之一集合的—式 ^次夕個裝置選擇接針，用於該每一 晶片之襯墊之該隼入且古 „ , 韦。具有一預疋組悉以定義該每一晶片 之一唯一位址； —Β片上之或多個可程式化電路之該集合為一或 多個可程式化電路之一第一集合；且 每—晶片進—步包括與該每一晶片之該-或多個裝置 選擇接針及該選擇電路通信的一或多個可程式化電路之 一第二集合’用於每-記憶體晶片之-或多個可程式化 電路之該第二集合係可在封裝該非揮發性記憶體系統之 後組態以定義該每—記丨备體Β# oG 1恩筱日日片之一不同位址。 5.如請求項4之非揮發性記憶體系統，其中： 该複數個記憶體晶片包括一缺陷記憶體晶片及—第一 無缺陷記憶體晶片； 用於該缺陷晶片之一或多個可程式化電路之該第一集 合經組態以隔離該缺陷記憶體晶片使之不回應於該晶片 啟用信號而被啟用；且 用於該第一無缺陷記憶體晶片K多個可程式化電 路之該第二集合，經組態以用一不同位址替換該第一無缺 陷記憶體晶片之該唯一位址。 6. 如請求項5之非揮發性記憶體系統，其中： 該第-無缺陷記憶體晶片之該不同位址為該缺陷記憶 體晶片之該唯一位址。

如請求項4之非揮發性記憶體系統， 用於一特定記憶體晶片之一或多 其中： 個可程式化電路之該 132048-100l223.doc 1380165 第二集合經組態以藉由儲存—不同位址而定義該不同位 址，該不同位址被提供至用於該特定記憶體晶片之該選 擇电路以代替由用於該特定記憶體晶片之襯墊之該集合 的該預定組態定義之該唯一位址。 8.如請求項7之非揮發性記憶體系統，其中： 一或多個可程式化電路之該第一集合為一或多個熔 絲。 請求項8之非揮發性記憶體系統，其中： 9.如 «亥或多個熔絲包括一反熔絲、一雷射熔絲及一電可 溶熔絲中之至少一者。 10. 種製造非揮發性儲存器之方法，其包含： 將複數個非揮發性記憶體晶片及一控制器封裝於—記 憶體封裝中，該記憶體封裝包括—輕接至該控制器及該 等非揮發性記憶體晶片中之每—者的共同晶片啟用線f 該複數個非揮發性記憶體晶片係回應於-提供於該共同 # 晶片啟用線上之晶片啟用信號而啟用； 在該封裝之後判定該複數個非揮發性記憶體晶片中之 該等非揮發性記憶體晶片是否具有缺陷；及 若在"亥判疋期間判定該複數個非揮發性記憶體晶片令 之一特定記憶體晶片具有缺陷，則隔離該特定記憶體晶 片使之不回應於該晶片啟用信號而被啟用。 11.如請求項10之方法，其中： &離該特定記憶體晶片包含更動該較記憶體晶片之 該晶月啟用信號。 132048-100i223.doc 如請求項10之方法，其中： 每一 S己憶體晶片包括一晶片啟用接針、一選擇電路及 耦接於該晶片啟用接針與該選擇電路之間的一或多個可 程式化電路，該晶月啟用信號係在該晶月啟用接針上接 收； 隔離該特定記憶體晶片包括程式化該一或多個可程式 化電路以無關於該晶片啟用信號而自該晶片啟用接針將 大體上怪疋偏壓提供至該選擇電路。 丄3·如請求項12之方法，其中： 該一或多個可程式化電路為一或多個第一可程式化電 路； 每一記憶體晶片進一步包括一或多個裝置選擇接針之 一集合及一或多個第二可程式化電珞，該一或多個裝置 選擇接針耦接至一或多個襯墊之一集合，該一或多個第 一可程式化電路耦接於該—或多個裝置選擇接針與該選 擇電路之間； «亥方法進步包含使用一或多個襯塾之該集合之一預 疋組態來定義該等記憶體晶片令之每一者之一唯一位 址，用於每一 3己憶體晶片之該選擇電路比較一自該控制 益接收之位址與在一或多個裝置選擇接針之該集合上接 收之该唯一位址以判定是否應選擇該每一記憶體晶片。 如請求項13之方法，其中： S玄方法進一步包含’若判定該特定記憶體晶片具有缺 Pa，則用一不同位址替換—第二記憶體晶片之該唯一位 132048-1001223.doc 址々°玄替換包括組態用於該第二記憶體晶片之該-或多 個第—可程式化電路以將該不同位址提供至該第二記憶 體明片之4選擇電路來代替經由該—或多個裝置選擇接 針而自襯墊之該集合接收之該唯一位址。 如。月求項14之方法’其中組態用於該第二記憶體晶片之 °亥或夕個第二可程式化電路包含： 程式化$多個溶絲以定義該不同位址，該不同位址 /或夕個;tn絲提供至該選擇電路並更動自概塾之 該集合接收之該唯一位址。 16.如請求項12之方法，其中· 孩— 夕個可程式化電路為—或多個炼絲。 7.如凊求項16之方法，其 — 巧或多個熔絲包括一反熔 ，·糸、-雷射熔絲及一電可熔熔絲中之至少一者。 18.如請求項1 〇之方法，其中：

該等記憶體晶片中之每一者包括 體陣列。 非揮發性反及記憶 132048-1001223.doc