TWI355799B - Output stage circuit and operational amplifier - Google Patents

Description

1355799 九、發明說明： 【發明所屬之技術領域】 本發明有關於運算放大器’尤有關於一種支援Half AVDD(即1/2 AVDD)架構的運算玫大器，係藉由傳統雙井 製程的MOS電晶體來實施。 【先前技術】 液晶（liquid crystal )材料的特性是若被持續地施以 一直流電壓，液晶材料會受損害’而為防止上述情況發 生’業界普遍會週期性的反轉（inversion )加諸於液晶層 的資料訊號（data line ’或稱通道）之極性，此動作稱為 交流驅動（AC driving)。對於在正壓系統工作的傳統液晶 顯示器（liquid crystal display，LCD )驅動 1C，系統通常 只供應AVDD(13.5V或16V)及VSS二種工作電壓（以下 簡稱AVDD架構）。在AVDD架構下，例如通道電壓從 AVDD被拉低到VSS時’電荷就浪費掉了，故傳統面板的 耗電量占總耗電量的比例約高達七成，甚至，當LCD面 板尺寸越來越大時’還造成面板過熱的問題。 為解決此問題，目前業界發展出一種最新的解決方案 疋.在上述二種工作電壓之外，系統另提供一工作電壓

Half AVDD (以下簡稱Half AVDD架構）給驅動ic。其概 念是將正極性通道放電（discharge)至Half AVDD電壓的電 荷回收’再透過Half AVDD電壓將其他負極性通道充電 (charge) ’因此’基本上Half AVDD的電源是用來達到省 電之功效，更可以防止LCD面板過熱。如第1圖所示為 。又於一源極驅動電路（s〇urce driver)(圖未示）的二個相 5 1355799 鄰通道Υ(η)、Υ(η+1)中，支援Half AVDD架構的習知運 算放大器與四個開關的架構示意圖》每一通道各設有一個 支援Half AVDD架構的運算放大器11〇、120，係分別工 作在AVDD與Half AVDD之間’以及Half AVDD與VSS 之間。運算放大器110產生的正類比影像訊號A+之電壓 - 範圍是AVDD與Half AVDD之間，而運算放大器120產 生的負類比影像訊號A-之電壓範圍是Half AVDD與VSS 之間。每隔一預設時間’需藉由切換四個開關S 1〜S4，從 參通道輸出端γ(η)、γ(η+1)交替地輸出一正類比影像訊號 A+與一負類比影像訊號a -至面板。 然而’根據習知技術，運算放大器丨丨〇、12 〇能夠支 援Half AVDD架構的前提是：MOS電晶體必須具備三重 井（triple well)製程。以NMOS為例，必須要多一層深屢 η井區（deep n-well)的製程來隔離p井區（p_weU)和p型基 體（p-substrate)。但是，三重井製程是一種高成本的技術， 台灣業界目前尚未普及，且三重井製程的成本勢必高於傳 • 統雙井（twin weU)製程。為解決上述問題，因此提出本發 明。 【發明内容】 有鑑於上述問題，本發明之目的之一是提供一種輸出 級電路，係藉由傳統雙井製程的M〇s電晶體來實施，以達 到支援Half AVDD架構的目的。 為達成上述目的’本發明輸出級電路包含：一第_ pM〇s電晶 體、-第二PMOS電晶體、—第—NM〇s電晶體及―第二醒〇§ 6 1355799 電晶體。第一 PMOS電晶體的基體耗接至一第一工作電壓，源極 耦接至一第一中間電壓，閘極耦接至一第一控制訊號。第二PMOS 電晶體的源極與基體耗接至該第一工作電壓，閘極耦接至一第二控 制訊號。第一 NMOS電晶體的源極輕接至一第二中間電壓，基體 耦接至一第二工作電壓，閘極耦接至—第三控制訊號，其中，該第 二工作電壓係低於該第一工作電壓，以及，該第一中間電壓與該第 一中間電南於該第一工作電壓且低於該第一工作電壓。第二 NMOS電晶體的源極與基體耦接至該第二工作電壓，其閘極耦接 至一第四控制訊號。其中，該些電晶體係以雙重井製程製作，且 該些電晶體之汲極相耦接以形成一輸出端，以及，在任一時間點， 該些控制訊鍊之至少其中之一被致能，以導通該些電晶體之至少其 中之一。 本發明之另一個目的是提供一種運算放大器，具有一正輸入 端、-負輸入端及-輸出端，且該負輸入端耗接至該輸出端，該運 算放大器包含：一輸入級電路以及一輸出級電路。該輸入級電路根 據該正輸入端與該負輸入端的電壓差’以致能一第一控制訊號、一 第二控制訊號、一第三控制訊號及一第四控制訊號之至少其中之一 者。該輸出級電路’包含：一第一 PM〇s電晶體，其基體麵接至 第工作電壓，其源極耦接至一第一申間電壓，其閘極耦接至該 第-控制《 ;-第二PM〇S電晶體，其源極與基雜接至該第 工作電壓，其閘極耦接至該第二控制訊號；一第一 NM〇s電晶 體，其源極耦接至一第二中間電壓，其基體耦接至一第二工作電 壓，其閘極耦接至該第三控制訊號；以及，一第：NM〇s電晶體， 其源極與基體_至該第三工作電壓，其閘極純至該第四控制訊 7 1355799 號’其中’該些電晶體係以雙重井製程製作，且該些電晶體之沒 極於該輸出端相耦接。 故配合下列圖示、實施例之詳細說明及申請專利範 圍，將上述及本發明之其他目的與優點詳述於後。 【實施方式】 以下，係以液晶顯示器之源極驅動電路作為範例說明，唯 本發明之運算放大器及輸出級電路亦可應用於其他須要支援 ♦ Half AVDD架構的積體電路上。 第2圖是本發明運算放大器之一實施例的架構示意 圖。參考第2圖，本發明運算放大器2〇〇，具有一正輸入 端、一負輸入端及一輸出端，該運算放大器2〇〇包含一個 輸入級電路210與一輸出級電路22〇。輸入級電路21〇, 於一工作電壓AVDD下工作，分別接收正輸入端電壓匕與 負輪入端電壓F ’然後’再根據該正輸入端的電壓與該負 輸入端的電壓，以致能四個控制訊號cs丨、CS2、CS3、cS4 •之至少其中之一。 ' 輸出級電路220包含二個PMOS電晶體221、222與 二NMOS電晶體223、224，且四個電晶體221、222、223、 224的汲極於運算放大器200的輸出端相耦接，該輸出端 out再耦接至該負輸入端。PM〇s電晶體221的基體（bulk) 耦接至工作電壓AVDD，源極耦接至中間電壓^，閘極接 收控制訊號CS1 (低態有效，1 〇w ac t i ve )。PM0S電晶 體222的源極與基體同時耦接至工作電壓AVdd，閘極接 收控制訊或CS2。NM0S電晶體223的源極麵接至cj?間電 8 1355799 壓匕，基體耦接至工作電壓vss，閘極接收控制訊號 CS3。NMOS電晶體224的源極與基體同時編接至工作電 壓vss，閘極接收控制訊號CS4。在本實施例中，中間電 壓^、L皆耦接至工作電壓Half AVDD。請注意，本發明 中間電壓％、L之大小不以此為限，可根據設計與需求 來調整。 、 此外’四個電晶體221、222、223、224的區別是： ，PM0S電晶體221及NM〇S電晶體223的源極電壓κ與基 參體（bulk)電壓6不同（匕> 〇)，故會產生基板效應（body effect) ; PMOS電晶體222及NMOS電晶體224的源極 電壓G與基體電壓L相同（L = 0)，故不會產生基板效 應。^電晶體之臨界電壓因基板效應而增加時，會導致導 通電流/DS減少而使得電路驅動力變弱。 第3圖係比較第2圖中NM〇s電晶體223、224的電 壓電流輸出特性曲線。從第3圖可以觀察到，有基板效應 的NMOS電晶體223仍然可用於汲入電流（sink • current) ’只是電流量約略為無基板效應的nmos電晶 體224的一半，此特點對本發明之電路架構相當重要，有 基板效應的NMOS電晶體223仍有不錯的汲入電流能 力’可用於放大器的輸出級。 當輸出端電壓需要改變時，本發明將整個運算放大器 之驅動期間（driving period)分兩階段變化，分別是暫態期 (transient period)與趨穩期（settling period)。在暫態期時 就導通（turn on)有基板效應的電晶體221、223 (且關閉 (turn off)電晶體222、224 )來節省運算放大器200轉態 9 1355799 時的暫態電流（transient current)，而在趨穩期時就導通 無基板效應的電晶體222、224(且關閉電晶體221、223 ); 暫態期與趨穩期的時間可以有重疊（〇vedap)，也就是先導 通電晶體222、224 ’再關閉電晶體22 1、223，或是甚至 不關閉電晶體22 1、223亦可，利用較大的汲入（或汲出） 電流量來縮短運算放大器200的趨穩時間（settling time)。須注意的是’暫態期與趨穩期之間至少要連續， - 二者之間不能有時間差（time gap)，否則電路會產生浮接 # (floating)現象’而暫態期與趨穩期二者時間的分配取決於 電路的需要或電路負載大小。 本發明不同於習知技術中二個相鄰通道γ(η)、Y(n+ i ) 之運算放大器110、120係分別工作在AVDD與Half AVDD 之間以及Half AVDD與VSS之間（如第1圖），對於設於 二個相鄰通道Y(n)、Y(n+1)之二個本發明運算放大器（圖 未示），無論電路結構及工作電壓完全相同（同樣接收 VSS、AVDD、Half AVDD)，因為本發明運算放大器200 _ 以Half AVDD架構為基礎，利用充放電來達到該通道輸出 端電壓之預設極性（將於第5A〜5D圖詳細說明），因此可 以捨棄第1圖中利用4個開關S1〜S4來交替切換資料極性 的機制。 一般而言，液晶極性反轉模式大致分為以下幾種··圖 框反轉（frame inversion)、列反轉（r〇w inversi〇n)、欄反轉 (column inversion)、點反轉（dot inversi〇n)、兩線點反轉 (two line dot inversion)等等。本發明的應用不限定於任何 特定反轉模式，以下，以兩線點反轉模式來說明本發明之 10 1355799 電路運作。 第4圖顯示於兩線點反轉模式下二個相鄰通道 γ(η)、γ(η+1)之輪出端電壓波形的一個例子。第5A圖是 本發明運算放大器的輪出級電路於暫態期之放電路徑: 意圖。第5B圖是本發明運算放大器的輸出級 .期之放電路徑示意圖。第5(：圖是本發明運算放大器= 、出，電路於暫態期之充電路徑示意圖。第5D圖是本發明 運异放大器的輸出級電路於趨穩期之放電路徑示意圖。 # 請同時參考第2圖與第5A圖，以第4圖通道γ(η+1) 輪出端電壓的一下降邊緣（falIing edge)I為例，當輸出端 電壓L (等於負輸入端電壓乙）及正輸入端電壓匕均為正 極性時，分兩階段變化’包含暫態期與趨穩期。首先，電 路進入暫態期，輸入級電路210先致能控制訊號CS3，以 導通NMOS電晶體223，藉由Half AVDD工作電壓將運算 放大器的輸出端電壓拉低，放電電流即沿著第5A圖的箭 頭方向導入Half AVDD，並回收電荷儲存於Half AVDD的 • 電容上進而達到省電的目的。一段時間後，暫態期結束， 1 進入趨穩期：輸入級電路210先致能控制訊號CS4，以導 通NM0S電晶體224，再禁能控制訊號CS3以關閉NM0S電 晶體223(或繼續致能控制訊號CS3以導通NM0S電晶體 223) ’電流即沿著第5B圖的箭頭方向放電，利用工作電 堡VSS將運算放大器的輸出端電壓l快速地拉低到目標 電壓，而由於此趨穩期的電流是導入VSS，故電荷無法回 收。 另一方面，當輸出端電壓為一下降邊緣，但輸出端電 11 1355799 壓L及正輸入端電壓匕未符合上述正極性要求時（例如下 降邊緣III)，此時只能利用vss來拉低，電荷無法回收， 故整個運算放大器之驅動期間只有一階段變化，即趨穩 期。輸入級電珞210直接致能控制訊號CS4，以導通NM〇s 電晶體224(或同時致能控制訊號CS3以導通NM0S電晶體 2 2 3 )’將運算放大器的輸出端電壓匕,快速地拉低到目標電 壓。 ’、 請同時參考第2圖與第5C圖，以第4圖通道Υ(η)的 一上升邊緣（rising edge)ll為例，當輸出端電壓l及正輪 入端電壓匕均為負極性時，分兩階段變化，包含暫態期與 趨穩期。電路首先進入暫態期’輸入級電路2丨〇先致能控 制讯號CS1，以導通pm〇S電晶體221，利用Half AVDD 工作電壓將運算放大器的輸出端電壓拉高，由Half avdd 工作電壓供給充電電流並沿著第5C圖的箭頭方向充電。 請注意’此時通道γ(η)充電的電荷是共用通道¥(11+1)導 到Half AVDD的回收電荷，換言之，通道γ(η+1)下拉時 由負載端所回收的電荷，可以供通道γ(η)上拉負載端所需 的耗電，故可以節省Half AVDD的電源供給以達到省電目 的。同樣地’一段時間後，暫態期結束，電路進入趨穩期： 輸入級電路先致能控制訊號CS2，以導通PM0S電晶 體222，再禁能控制訊號CS1以關閉pM〇s電晶體221 (或 繼續致能控制訊號CS1以導通PM0S電晶體221)，利用 AVDD工作電壓將運算放大器的輸出端電應匕，快速地拉高 到目標電壓，電流即沿著第5D圖的箭頭方向快速充電。 另一方面，當輸出端電壓為一上升邊緣但輸出端電壓 12 l及正輸人端電^未符合上述負極性要求時（例如上升 邊緣1V)，此時只能利用靖D來拉高，無法共用通道Y㈣） 導到Half AVDD的回收货朴 i4. . ^ JU收電何，故整個運#放大器之驅動期 間只有-階段變化，即趨穩期，輸入級電路21〇直接致能 控制訊號CS2,以導通_電晶體m (或㈤時致能控制 .訊號CS1以導通⑽S電晶體221)，將運算放大器的輸出 端電壓G，快速地拉高到目標電壓。 — 第6A圖係藉由在運算放大器的輸出端接上一負載電 鲁路’來模擬一個輸出端電M為下降邊緣的暫態期。第6b 圖係藉由在運算放大器的輸出端接上一負載電路，來模 一個輸出端電壓為下降邊緣的趨穩期。第6(：圖係本發明 運算放大器的輸出端電壓L之模擬量測結果圖。 參考第6A圖與第6B圖，本模擬實驗係利用N階RC -π模組（Model)來作為負載電路，並選擇下列數據進行量 測：電阻R=10k歐姆、電容C=125p法拉、AVDD=U 5v、 L 6.7 5 V。同時，假設模擬實驗開始進行時，電容匸的 _ 起始電壓為13·5ν(如同輸出端電壓等於13 5V),正輸入 -端電壓C等於6.75V。電路進入暫態期，故輸入級電路210 先致能控制訊號CS3 (即暫態期），以導通NM〇s電晶體 -223，放電電流即沿著第从圖的箭頭方向導入Half AVDD，將運算放大器的輸出端電壓由i3 5V拉低到 左右。&時間後，暫態期結束，進入趨穩期，輸入級電 路210致能控制訊號CS4(即高位準狀態），以導通Nm〇s 電晶體224，再禁能控制訊號CS3 ^從暫態期進入趨穩期 之後，從第6C圖可以看到輸出端電壓^快速地達到目標 13 1355799 電位6.75V。 由上述說明可以觀察到，在本發明運算放大器運作的 過程中’係藉由切換控制訊號CS1、CS2、CS3、CS4來控 制輸出端電壓G，位準，完全沒有任何切換電源（vss、 AVDD、Half AVDD)的動作，由於所有m〇S電晶體與電 源的連接都固定、1C的電源也不會作任何切換，因此， 電路完全地避免了電源短路的風險。如上所述，不必使用 到繁複及昂貴的三重井製程，本發明利用傳統雙井製程電 晶體與特殊的電路架構來實施運算放大器的輸出級電 路，同樣達到支援Half AVDD架構的目的以及省電節能效 果。 在較佳實施例之詳細說明中所提出之具體實施例僅 用以方便說明本發明之技術内容，而非將本發明狹義地限 制於上述實施例，在不超出本發明之精神及以下申請專利 範圍之情况，所做之種種變化實施，皆屬於本發明之範圍。 【圖式簡單說明】 第1圖顯示二個相鄰通道中，支援Half AVDD架構的 習知運算放大器與四個開關的架構示意圖。 第2圖疋本發明運算放大器之一實施例的架構示意 圖。 第3圖係比較第2圖中nm〇S電晶體223、224的電 壓電流輸出特性曲線。 第4圖顯示於兩線點反轉模式下二個相鄰通道 γ(η) Υ(η+1)之輸出端電壓波形的一個例子。 第5Α圓是本發明運算放大器的輸出級電路於暫態期 14 1355799 之放電路徑示意圖。 第5B圖是本發明運算放大器的輸出級電路於趨穩期 之放電路徑示意圖。 第5C圖是本發明運算放大器的輸出級電路於暫態期 之充電路徑示意圖。 第5D圖是本發明運算放大器的輸出級電路於趨穩期 之放電路徑示意圖。 路 第6A圖係藉由在運算放大器的輸出端接上一負載電 來模擬一個輸出端電壓為下降邊緣的暫態期。 路 第6B圖係藉由在運算放大器的輸出端接上一負載電 來模擬一個輸出端電壓為下降邊緣的趨穩期。 第6C圖係本發明運算放大器的輸出端電 量測結果圖。 棋擬 【主要元件符號說明】 運算放大器110、120、200 210輸入級電路 220輸出級電路 221 ' 222 PMOS 電晶體 223、224 NMOS 電晶體 SI 、 S2 、 S3 、 S4 開關 15

Claims (1)

1355799 10| YI修正本 十、申請專利範圍： 1. 一種輸出級電路，包含： 一第一 PMOS電晶體，其基體耦接至一第一工作電壓，其源極 耦接至一第一中間電壓，其閘極耦接至一第一控制訊 號； 一第二PMOS電晶體，其源極與基體耦接至該第一工作電壓， 其閘極耦接至一第二控制訊號； 一第一 NMOS電晶體，其源極耦接至一第二中間電壓，其基 體耦接至一第二工作電壓，其閘極耦接至一第三控制訊 號，其中，該第二工作電壓係低於該第一工作電壓，以 及，該第一中間電壓與該第二中間電壓皆高於該第二工 作電壓且低於該第一工作電壓；以及 一第二NMOS電晶體，其源極與基體耦接至該第二工作電 壓，其閘極耦接至一第四控制訊號； 其中，該些電晶體係以雙重井製程製作，且該些電晶體之汲極 相耦接以形成一輸出端，以及，在任一時間點，該些控制 訊號之至少其中之一被致能，以導通該些電晶體之至少其 中之-一 0 2. 如申請專利範圍第1項所記載之輸出級電路，其中該第一中間 電壓與該第二中間電壓等於該第一工作電壓及該第二工作電 壓和的二分之一。 3:如申請專利範圍第1項所記載之輸出級電路，係應用於一運算 :放大器。 4.如申請專利範圍第3項所記載之輸出級電路，其中該些控制訊 號係由該運算放大器之一輸入級電路所控制。 16 1355799 . · 5. 如申請專利範圍第1項所記載之輸出級電路，其中，當該輸出 端之電壓需被拉高時，該第一控制訊號及該第二控制訊號之至 少其中之一被致能，以導通該第一 PMOS電晶體及該第二 PMOS電晶體之至少其中之一。 6. 如申請專利範圍第1項所記載之輸出級電路，其中，當該輸出 端之電壓需被拉低時，該第三控制訊號及該第四控制訊號之至 少其中之一被致能，以導通該第一 NMOS電晶體及第二NMOS 電晶體之至少其中之一。 7. —種運算放大器，具有一正輸入端、一負輸入端及一輸出端， 且該負輸入端耦接至該輸出端，該運算放大器包含： 一輸入級電路，根據該正輸入端的電壓與該負輸入端的電壓， 以致能一第一控制訊號、一第二控制訊號、一第三控制訊 號及一第四控制訊號之至少其中之一者；以及 一輸出級電路，包含： 一第一 PMOS電晶體，其基體耦接至一第一工作電壓，其 源極耦接至一第一中間電壓，其閘極耦接至該第一控制 訊號； 一第二PMOS電晶體，其源極與基體耦接至該第一工作電 壓，其閘極耦接至該第二控制訊號； 一第一 NMOS電晶體，其源極耦接至一第二中間電壓，其 基體耦接至一第二工作電壓，其閘極耦接至該第三控制 訊號；以及 一第二NMOS電晶體，其源極與基體耦接至該第二工作電 壓，其閘極耦接至該第四控制訊號，其中，該些電晶體 係以雙重井製程製作，且該些電晶體之汲極於該輸出端 17 13557.99 . · 相柄接。 8. 如申請專利範圍第7項所記載之運算放大器，係應用於一液晶 顯示器之一源極驅動電路。 9. 如申請專利範圍第7項所記載之運算放大器，其中該第一中間 電壓與該第二中間電壓係位於該第一工作電壓及該第二工作 電壓之間。 10. 如申請專利範圍第9項所記載之運算放大器，其中該第一中間 電壓與該第二中間電壓等於該第一工作電壓及該第二工作電 壓和的二分之一。 11. 如申請專利範圍第7項所記載之運算放大器，其中該輸入級電 路係在該第一工作電壓及該第二工作電壓下工作。 12. 如申請專利範圍第7項所記載之運算放大器，其中，當該輸出 端的電壓將被拉低時，若該正輸入端的電壓與該負輸入端的電 壓均為正極性，則該運算放大器之驅動期間被依序分為一第一 - 暫態期與一第一趨穩期，否則，該運算放大器之驅動期間只包 含該第一趨穩期。 -13…如申請專利範圍第12項所記載之運算放大器，其中，當該運 算放大器處於該第一暫態期時，該輸入級電路致能該第三控制 訊號，以導通該第一 NMOS電晶體。 14. 如申請專利範圍第12項所記載之運算放大器，其中，當該運 算放大器處於該第一趨穩期時，該輸入級電路致能該第四控制 訊號，以導通該第二NMOS電晶體。 15. 如申請專利範圍第14項所記載之運算放大器，其中，當該運 算放大器處於該第一趨穩期時，該輸入級電路更致能該第三控 制訊號，以導通該第一 NMOS電晶體。 18 1355799 16. 如申請專利範圍第12項所記載之運算放大器，其中，該第一 暫態期的時間與該第一趨穩期的時間係重疊的或連續的。 17. 如申請專利範圍第7項所記載之運算放大器，其中，當該輸出 端的電壓將被拉高時，若該正輸入端的電壓與該負輸入端的電 壓均為負極性，則該運算放大器之驅動期間被依序分為一第二 暫態期與一第二趨穩期，否則，該運算放大器之驅動期間只包 含該第二趨穩期。 18. 如申請專利範圍第17項所記載之運算放大器，其中，當該運 算放大器處於該第二暫態期時，該輸入級電路致能該第一控制 訊號，以導通該第一 PMOS電晶體。 19. 如申請專利範圍第17項所記載之運算放大器，其中，當該運 算放大器處於該第二趨穩期時，該輸入級電路致能該第二控制 訊號，以導通該第二PMOS電晶體。 20. 如申請專利範圍第19項所記載之運算放大器，其中，當該運 算放大器處於該第二趨穩期時，該輸入級電路更致能該第一控 制訊號，以導通該第一 PMOS電晶體。 21. -如申請專利範圍第17項所記載之運算放大器，其中，該第二 .暫態期的時間與該第二趨穩期的時間係重疊的或連續的。 19