JPS61225911A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPS61225911A JPS61225911A JP6692385A JP6692385A JPS61225911A JP S61225911 A JPS61225911 A JP S61225911A JP 6692385 A JP6692385 A JP 6692385A JP 6692385 A JP6692385 A JP 6692385A JP S61225911 A JPS61225911 A JP S61225911A
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば時計や電子式卓上計算機などの低い
電源電圧で作動する装置に使用される０ＭＯ８形の演算
増幅器（オイアンｆ）に関する。
電源電圧で作動する装置に使用される０ＭＯ８形の演算
増幅器（オイアンｆ）に関する。
従来、この種の演算増幅器は、例えば第６図あるいは第
７図に示すように構成されている。
７図に示すように構成されている。
図において、Ｑ□ 、Ｑ、＃′ｉＮチャネル形の差動入
力ＭＯ８トランジスタ、Ｑｓ ＃ＱａはＰチャネル形
の負荷ＭＯ８・トランジスタ、Ｑ４＋Ｑ＠は直流電源Ｖ
、によって導通設定され電流源として働くＮチャネル形
のＭＯＳ トランジスタで、上記ＭＯ８トランジスタＱ
、とＱ４との接続点の電位で出力用のＰチャネル形ＭＯ
Ｓ トランジスタＱ。
力ＭＯ８トランジスタ、Ｑｓ ＃ＱａはＰチャネル形
の負荷ＭＯ８・トランジスタ、Ｑ４＋Ｑ＠は直流電源Ｖ
、によって導通設定され電流源として働くＮチャネル形
のＭＯＳ トランジスタで、上記ＭＯ８トランジスタＱ
、とＱ４との接続点の電位で出力用のＰチャネル形ＭＯ
Ｓ トランジスタＱ。
が導通制御される０そして、上記差動入力ＭＯＳトラン
ジスタＱ１−Ｑｍのダートに供給される差動入力信号Ｉ
Ｎｌ、 ＩＮ、の差を増幅して、ＭＯＳトランジスタＱ
、とＱ、との接続点から出力信号ＯＵＴとして得るよう
になっている。なお、第６図の回路においては、差動入
力ＭＯ８トランジスタＱｓ 、Ｑｍのパックダートは
接地点Ｖ。に接続されておシ、第７図の回路においては
パックダートがそのソース共通接続点に接続されている
。
ジスタＱ１−Ｑｍのダートに供給される差動入力信号Ｉ
Ｎｌ、 ＩＮ、の差を増幅して、ＭＯＳトランジスタＱ
、とＱ、との接続点から出力信号ＯＵＴとして得るよう
になっている。なお、第６図の回路においては、差動入
力ＭＯ８トランジスタＱｓ 、Ｑｍのパックダートは
接地点Ｖ。に接続されておシ、第７図の回路においては
パックダートがそのソース共通接続点に接続されている
。
しかし、上記第６図あるいは第７図に示すような構成で
は１差動入力信号ＩＮ□、 ＩＮ、として、ＭＯＳ ト
ランジスタＱｔ 、Ｑｍのしきい値電圧Ｖｔｈ以下の
電圧が入力された場合、これらＭＯＳトランジスタＱｘ
、Ｑｍがオフ状態となシ、オペアンプとして動作し
ない。従って、もしこのオペアンプを第８図に示すよう
な？ルテージフォロワとして使用した場合、第９図（、
）に示すようなＶＤＤ ｖｓｓ間のフルスイングの信
号を与えても、その出力は第９図（ｂ）に示すようにｒ
ｖｓｓ ＋ ｖｔｈ Ｊの点でクリラグされてしまう
。
は１差動入力信号ＩＮ□、 ＩＮ、として、ＭＯＳ ト
ランジスタＱｔ 、Ｑｍのしきい値電圧Ｖｔｈ以下の
電圧が入力された場合、これらＭＯＳトランジスタＱｘ
、Ｑｍがオフ状態となシ、オペアンプとして動作し
ない。従って、もしこのオペアンプを第８図に示すよう
な？ルテージフォロワとして使用した場合、第９図（、
）に示すようなＶＤＤ ｖｓｓ間のフルスイングの信
号を与えても、その出力は第９図（ｂ）に示すようにｒ
ｖｓｓ ＋ ｖｔｈ Ｊの点でクリラグされてしまう
。
このように、入力信号電圧がｖｓｓから「ｖ０＋Ｖｔｈ
Ｊの間はオペアンプとして動作できず、ダイナミック
レンジが狭くなる欠点がある。
Ｊの間はオペアンプとして動作できず、ダイナミック
レンジが狭くなる欠点がある。
ま念、前記第６図あるいは第７図に示したオペアンプは
、第１０図に示すように接続されてＡＣ増幅器（フィル
タも圃様）としても用いられる。すなわち、動作電源ｖ
ＤＤ、■□で作動されるオペアンプ１ノの反転入力端（
−）にコンデンサＣおよび抵抗Ｒ１を介して入力信号Ｉ
Ｎを供給し、非反転入力端（＋）に基準電源ｖ１から正
の電圧を印加し、出力を抵抗Ｒ１を介して反転入力端（
−）に帰還している。
、第１０図に示すように接続されてＡＣ増幅器（フィル
タも圃様）としても用いられる。すなわち、動作電源ｖ
ＤＤ、■□で作動されるオペアンプ１ノの反転入力端（
−）にコンデンサＣおよび抵抗Ｒ１を介して入力信号Ｉ
Ｎを供給し、非反転入力端（＋）に基準電源ｖ１から正
の電圧を印加し、出力を抵抗Ｒ１を介して反転入力端（
−）に帰還している。
上記のような構成において、オペアンプ１１の出力のダ
イナミックレンジを最大とする危めに、上記基準電源Ｖ
□の電圧は、電源ＶＤＤとＶｆｉｌとの中点を選ぶこと
が多い。しかし、上述し念理由によシこの電圧はＭＯＳ
トランジスタＱｍ 、Ｑｍのしきい値電圧Ｖｔｈ以
下に設定することは不可能であシ、「電源電圧（ＶＤＤ
−Ｖｌｌ ）〉２×ｖｔｈ」である必要がある。今、し
きい値電圧Ｖｔｈの最大値ｖｔｈｍａｘを１．２ｖとす
ると、電源電圧は２．４ｖ以上必要となり、時計や電子
式卓上計算機などのように動作電圧が３ｖの仕様のＩＣ
に上述した回路を用いることは困難である。これは、電
池の電圧が低下した場合を考慮し、スペックとして２．
２ｖ程度の電圧での動作を保証する必要があるためであ
る・この次め、従来は基準電源ｖ１の電圧を多少高めに
設定し、ダイナミックレンジを犠牲にした設計を行なう
か、あるいはしきい値電圧Ｖｔｈによる尾切、９ （ｖ
ｔｈの高いものは不良とする）を行ない、歩留りを犠牲
にしている。
イナミックレンジを最大とする危めに、上記基準電源Ｖ
□の電圧は、電源ＶＤＤとＶｆｉｌとの中点を選ぶこと
が多い。しかし、上述し念理由によシこの電圧はＭＯＳ
トランジスタＱｍ 、Ｑｍのしきい値電圧Ｖｔｈ以
下に設定することは不可能であシ、「電源電圧（ＶＤＤ
−Ｖｌｌ ）〉２×ｖｔｈ」である必要がある。今、し
きい値電圧Ｖｔｈの最大値ｖｔｈｍａｘを１．２ｖとす
ると、電源電圧は２．４ｖ以上必要となり、時計や電子
式卓上計算機などのように動作電圧が３ｖの仕様のＩＣ
に上述した回路を用いることは困難である。これは、電
池の電圧が低下した場合を考慮し、スペックとして２．
２ｖ程度の電圧での動作を保証する必要があるためであ
る・この次め、従来は基準電源ｖ１の電圧を多少高めに
設定し、ダイナミックレンジを犠牲にした設計を行なう
か、あるいはしきい値電圧Ｖｔｈによる尾切、９ （ｖ
ｔｈの高いものは不良とする）を行ない、歩留りを犠牲
にしている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、？ルテージフォロワ回路のダ
イナミックレンジを拡大でき、動作電源電圧を低く設定
できる演算増幅器を提供することである□ 〔発明の概要〕 すなわち、この発明においては、上記の目的を達成する
九めに、ＣＭＯ８形オペアンプの差動入力回路を構成す
るＭＯＳ トランジスタのパックｆ−）に０Ｖではない
所定の電圧を印加することにより、そのしきい値電圧を
低下せしめ、入力の動作範囲を広げ念ものである。
その目的とするところは、？ルテージフォロワ回路のダ
イナミックレンジを拡大でき、動作電源電圧を低く設定
できる演算増幅器を提供することである□ 〔発明の概要〕 すなわち、この発明においては、上記の目的を達成する
九めに、ＣＭＯ８形オペアンプの差動入力回路を構成す
るＭＯＳ トランジスタのパックｆ−）に０Ｖではない
所定の電圧を印加することにより、そのしきい値電圧を
低下せしめ、入力の動作範囲を広げ念ものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第６図あるいは第７図と同
一構成部分には同じ符号を付す。すなわち、差動入力Ｍ
Ｏ８トランジスタＱｔ＝Ｑ＊のパックダートに、直流電
源ｖＢＧから所定のバイアス電圧を与えるようにしてい
る。
する。第１図において、前記第６図あるいは第７図と同
一構成部分には同じ符号を付す。すなわち、差動入力Ｍ
Ｏ８トランジスタＱｔ＝Ｑ＊のパックダートに、直流電
源ｖＢＧから所定のバイアス電圧を与えるようにしてい
る。
今、Ｎチャネル形の半導体基板にＰ形のウェル領域を形
成し九半導体基体に上記第１図の回路を構成するものと
すると、Ｎチャネル形ＭＯ８トランジスタのパックダー
トは上記Ｐ−ウェル領域となり、他のＭＯＳ トランジ
スタとは独立に電位を与えることができる。この電位（
バイアス電圧）は、Ｎチャネル形ＭＯ８トランジスタＱ
１＋Ｑ、のソース領域とＰ−ウェル領域間に形成される
寄生ダイオードＤ１がブレークダウンしないように、ダ
イオードのＶ、 （順方向電圧）以下、例えば０．５Ｖ
程度とする。
成し九半導体基体に上記第１図の回路を構成するものと
すると、Ｎチャネル形ＭＯ８トランジスタのパックダー
トは上記Ｐ−ウェル領域となり、他のＭＯＳ トランジ
スタとは独立に電位を与えることができる。この電位（
バイアス電圧）は、Ｎチャネル形ＭＯ８トランジスタＱ
１＋Ｑ、のソース領域とＰ−ウェル領域間に形成される
寄生ダイオードＤ１がブレークダウンしないように、ダ
イオードのＶ、 （順方向電圧）以下、例えば０．５Ｖ
程度とする。
差動入力ＭＯ８トランジスタＱｔ−Ｑｓのダート電圧（
入力信号電圧）が低下し九場合、前記第６図あるいは第
７図に示した回路では、入力信号電圧がＭＯＳ トラン
ジスタＱｔ 、Ｑｍのしきい値電圧Ｖｔｈ以下となる
とこれらＭＯＳ トランジスタＱｔ 、Ｑｘがカット
オフし、ソース共通接続点の電位、換言すればＭＯＳ
トランジスタＱ。
入力信号電圧）が低下し九場合、前記第６図あるいは第
７図に示した回路では、入力信号電圧がＭＯＳ トラン
ジスタＱｔ 、Ｑｍのしきい値電圧Ｖｔｈ以下となる
とこれらＭＯＳ トランジスタＱｔ 、Ｑｘがカット
オフし、ソース共通接続点の電位、換言すればＭＯＳ
トランジスタＱ。
のドレイン電圧がＯｖとなる。従って、ＭＯＳトランジ
スタＱ、のドレイン電流がＯＡとなシ、オペアンプは非
動作状態となる。すなわち、ＭＯＳ トランジスタＱｌ
、Ｑｍのソース電位が＝Ｏｖの時のＭＯＳ トラン
ジスタＱｔ 、Ｑｍのしきい値電圧Ｖｔｈと入力信号
電圧とが等しくなった時がオペアンプの動作する限界で
あった。この点については前記第１図の回路も同様であ
るが、ＭＯＳトランジスタＱｔ 、Ｑｓのパックｆ−
）に所定のバイアス電圧を与えているため、共通ソース
電圧が＝ＯＶの時、 ＭＯＳ トランジスタのパックゲ
ートに＝＋Ｑ、５Ｖが印加されることにな “ｆ
ｉ 、ＭＯＳ トランジスタＱｔ 、Ｑｓのしきい値
電圧Ｖｔｈを下げることができる。よって、前記第６図
あるいは第７図の回路に比べ、しきい値電圧Ｖｔｈが下
がった分だけオーアングの動作限界範囲を広げることが
できる。
スタＱ、のドレイン電流がＯＡとなシ、オペアンプは非
動作状態となる。すなわち、ＭＯＳ トランジスタＱｌ
、Ｑｍのソース電位が＝Ｏｖの時のＭＯＳ トラン
ジスタＱｔ 、Ｑｍのしきい値電圧Ｖｔｈと入力信号
電圧とが等しくなった時がオペアンプの動作する限界で
あった。この点については前記第１図の回路も同様であ
るが、ＭＯＳトランジスタＱｔ 、Ｑｓのパックｆ−
）に所定のバイアス電圧を与えているため、共通ソース
電圧が＝ＯＶの時、 ＭＯＳ トランジスタのパックゲ
ートに＝＋Ｑ、５Ｖが印加されることにな “ｆ
ｉ 、ＭＯＳ トランジスタＱｔ 、Ｑｓのしきい値
電圧Ｖｔｈを下げることができる。よって、前記第６図
あるいは第７図の回路に比べ、しきい値電圧Ｖｔｈが下
がった分だけオーアングの動作限界範囲を広げることが
できる。
第２図は、パックダート電圧によるしきい値電圧の変化
を説明する念めに、Ｎチャネル形ＭＯ８） ラフシス１
１ＯＶａａ−７ロ吉特性を示している。パックダート電
圧がＯｖの時のトランジスタ特性から得られ念しきい値
電圧Ｖｔｈ１に比べ、パック？−）電圧が＋０．５Ｖの
時のしきい値電圧ＶｔｈＺは約０．２５Ｖ低下している
。
を説明する念めに、Ｎチャネル形ＭＯ８） ラフシス１
１ＯＶａａ−７ロ吉特性を示している。パックダート電
圧がＯｖの時のトランジスタ特性から得られ念しきい値
電圧Ｖｔｈ１に比べ、パック？−）電圧が＋０．５Ｖの
時のしきい値電圧ＶｔｈＺは約０．２５Ｖ低下している
。
第３図（＆）〜（ｅ）は、前記第７図および第１図に示
したオペアンプを、前記第８図に示し九ようなゼルテー
ジフォロワ接続し次時の人、出力波形を示している。（
ａ）図は入力波形（正弦波）、伽）図は（ａ）図の正弦
波が入力された際の前記第７図の回路の出力波形、（Ｃ
）図は（ａ）図の正弦波が入力された際の前記第１図の
回路の出力波形（ＶＢＧ ＝ ０．５ Ｖ ）をそれぞ
れ示している。本発明回路は、前記第７図の回路に比べ
て０．２ｖダイナミツクレンジが広くなっている。この
時、Ｎチャネル形ＭＯ８トランジスタのもとのしきい値
電圧は１．２ｖであり、本発明回路は入力信号電圧がし
きい値電圧”ｔｈ以下に表っても動作することがわかる
。
したオペアンプを、前記第８図に示し九ようなゼルテー
ジフォロワ接続し次時の人、出力波形を示している。（
ａ）図は入力波形（正弦波）、伽）図は（ａ）図の正弦
波が入力された際の前記第７図の回路の出力波形、（Ｃ
）図は（ａ）図の正弦波が入力された際の前記第１図の
回路の出力波形（ＶＢＧ ＝ ０．５ Ｖ ）をそれぞ
れ示している。本発明回路は、前記第７図の回路に比べ
て０．２ｖダイナミツクレンジが広くなっている。この
時、Ｎチャネル形ＭＯ８トランジスタのもとのしきい値
電圧は１．２ｖであり、本発明回路は入力信号電圧がし
きい値電圧”ｔｈ以下に表っても動作することがわかる
。
また、前記第１図の回路を用いて前記第１０図に示した
ようなＡＣ増幅器を構成する場合１前記第６図あるいは
第７図に示し九回路構成では、基準電源ｖ８の最小電圧
Ｖ１ｍｉｎは（しきい値電圧ｖｔｈ ＝ １．２ Ｖ
Ｋオイテ） １．２ Ｖ テｈつｆｔのに対し、Ｖ、
ｍ１ｎ＝ １． ＯＶとなる。よって、動作電源電圧Ｖ
ＤＤの最小値ｖＤＤｆｉｉｆｉ （ＶＩ Ｘ ２ ）を
２、Ｏｖとすることが可能でろ、り、３Ｖ仕様のＩＣ（
スペックは２．２Ｖ）に用いることができるＯ なお、前記第１図における差動入力ＭＯ８トランジスタ
Ｑｔ−Ｑｓのパックｆ−トのバイアス電圧は、電源電圧
ＶＤＤを抵抗等で分圧しても得られるが、より正確には
第４図に示すように、バイポーラトランジスタＴ１のベ
ース、エミッタ間電圧Ｖｍｍｔ利用することもできる。
ようなＡＣ増幅器を構成する場合１前記第６図あるいは
第７図に示し九回路構成では、基準電源ｖ８の最小電圧
Ｖ１ｍｉｎは（しきい値電圧ｖｔｈ ＝ １．２ Ｖ
Ｋオイテ） １．２ Ｖ テｈつｆｔのに対し、Ｖ、
ｍ１ｎ＝ １． ＯＶとなる。よって、動作電源電圧Ｖ
ＤＤの最小値ｖＤＤｆｉｉｆｉ （ＶＩ Ｘ ２ ）を
２、Ｏｖとすることが可能でろ、り、３Ｖ仕様のＩＣ（
スペックは２．２Ｖ）に用いることができるＯ なお、前記第１図における差動入力ＭＯ８トランジスタ
Ｑｔ−Ｑｓのパックｆ−トのバイアス電圧は、電源電圧
ＶＤＤを抵抗等で分圧しても得られるが、より正確には
第４図に示すように、バイポーラトランジスタＴ１のベ
ース、エミッタ間電圧Ｖｍｍｔ利用することもできる。
第４図において、Ｔ、けＣＭＯ８回路を構成する際に形
成される寄生パイＩ−ラトランジスタでＩＳシ、このバ
イポーラトランジスタＴ、のベースに電流源Ｉ３からベ
ース電流を供給し、この時バイポーラトランジスタＴ、
のベース、エミッタ間に発生した電圧Ｖｌｌｌｔ差動入
力ＭＯ８トランジスタＱｘ−Ｑ＊のバックダートに与え
る。なお、ＭＯＳ トランジスタｑ、、ｑ、のソース領
域とＰ−ウェル領域との間に形成される寄生ダイオード
Ｄ１は、ＭＯＳ トランジスタＱｔ ｌＱ＊のソース
電位が完全にＯｖにはならない（ＭＯＢ トランジスタ
Ｑ、のＶＤＩＩが存在する）ため、はとんどオンしない
。
成される寄生パイＩ−ラトランジスタでＩＳシ、このバ
イポーラトランジスタＴ、のベースに電流源Ｉ３からベ
ース電流を供給し、この時バイポーラトランジスタＴ、
のベース、エミッタ間に発生した電圧Ｖｌｌｌｔ差動入
力ＭＯ８トランジスタＱｘ−Ｑ＊のバックダートに与え
る。なお、ＭＯＳ トランジスタｑ、、ｑ、のソース領
域とＰ−ウェル領域との間に形成される寄生ダイオード
Ｄ１は、ＭＯＳ トランジスタＱｔ ｌＱ＊のソース
電位が完全にＯｖにはならない（ＭＯＢ トランジスタ
Ｑ、のＶＤＩＩが存在する）ため、はとんどオンしない
。
第５図は、前記第４図における電流源工３の詳細な構成
例を示している。第５図におけるＰチャネル形のＭＯＳ
トランジスタＱｌ、Ｑ−は１力レントミラー回路を構
成しておシ、これらＭＯＳトランジスタＱｓ 、Ｑａ
の一端は電源ＶＤＤにそれぞれ接続され、他端はバイポ
ーラトランジスタＴ、、Ｔ、のベースに接続される。上
記バイポーラトランジスタＴ１のコレクタは電源ＶＤＤ
に接続され、エミッタは接地点Ｖｌｌｌｌに接続される
。ま九、上記バイポーラトランジスタＴ、のコレクタは
電源ＶＤＩ）に接続され、エミッタはＮチャネル形のＭ
ＯＳ トランジスタＱ、。を介して接地点Ｖ１ｇに接続
される。そして、上記ＭＯ８トランジスタＱ１・が直流
電源ＶＢ２の電圧で導通設定されるようにして成る。
例を示している。第５図におけるＰチャネル形のＭＯＳ
トランジスタＱｌ、Ｑ−は１力レントミラー回路を構
成しておシ、これらＭＯＳトランジスタＱｓ 、Ｑａ
の一端は電源ＶＤＤにそれぞれ接続され、他端はバイポ
ーラトランジスタＴ、、Ｔ、のベースに接続される。上
記バイポーラトランジスタＴ１のコレクタは電源ＶＤＤ
に接続され、エミッタは接地点Ｖｌｌｌｌに接続される
。ま九、上記バイポーラトランジスタＴ、のコレクタは
電源ＶＤＩ）に接続され、エミッタはＮチャネル形のＭ
ＯＳ トランジスタＱ、。を介して接地点Ｖ１ｇに接続
される。そして、上記ＭＯ８トランジスタＱ１・が直流
電源ＶＢ２の電圧で導通設定されるようにして成る。
上記のような構成において、カレントミラー回路からバ
イポーラトランジスタＴ、、Ｔ、のベースに供給される
電流ＩＢ１１ Ｉｎ２は等しく、ＭＯＳトランジスタＱ
１゜と直流電源ＶＢ２とからは定電流ｌｆｆ１２が発生
されるようになっている。ここで、バイポーラトランジ
スタＴＩ 、Ｔ、の電流増幅率ｂｆｅが等しいとすれば
、 であシ、ｊ−ＩＢｌ ＝ Ｉ璽２」であるので、ｒ Ｉ
Ｈ＝１１２ Ｊとなる。ノぐイポーラトランジスタのベ
ース、エミッタ間電圧Ｖｉ＋ ｚ ｕ 、エミッタ電流
の関数でアシ、このＶｍｚｔコントロールするためには
エミッタ電流２ｇをコントロールすることが好ましい。
イポーラトランジスタＴ、、Ｔ、のベースに供給される
電流ＩＢ１１ Ｉｎ２は等しく、ＭＯＳトランジスタＱ
１゜と直流電源ＶＢ２とからは定電流ｌｆｆ１２が発生
されるようになっている。ここで、バイポーラトランジ
スタＴＩ 、Ｔ、の電流増幅率ｂｆｅが等しいとすれば
、 であシ、ｊ−ＩＢｌ ＝ Ｉ璽２」であるので、ｒ Ｉ
Ｈ＝１１２ Ｊとなる。ノぐイポーラトランジスタのベ
ース、エミッタ間電圧Ｖｉ＋ ｚ ｕ 、エミッタ電流
の関数でアシ、このＶｍｚｔコントロールするためには
エミッタ電流２ｇをコントロールすることが好ましい。
よって、上記第５図の回路はより正確にバイポーラトラ
ンジスタＴ□のベース、エミッタ間電圧ｖ■、すなわち
差動入力ＭＯ８トランジスタＱ、、Ｑｔのパックｒ−）
電圧を制御できる。
ンジスタＴ□のベース、エミッタ間電圧ｖ■、すなわち
差動入力ＭＯ８トランジスタＱ、、Ｑｔのパックｒ−）
電圧を制御できる。
なお、上記実施例ではＮ形の半導体基板にＰ形のウェル
領域を形成する０Ｍ０８回路を例に取って説明したが、
Ｐ形の半導体基板にＮ形のウェル領域を形成する０Ｍ０
８回路にも適用可能なのはもちろんであシ、この場合に
は各ＭＯ８トランジスタの導電形、バイポーラトランジ
スタおよび電源の極性を逆にすれば良いことは言うまで
もない。
領域を形成する０Ｍ０８回路を例に取って説明したが、
Ｐ形の半導体基板にＮ形のウェル領域を形成する０Ｍ０
８回路にも適用可能なのはもちろんであシ、この場合に
は各ＭＯ８トランジスタの導電形、バイポーラトランジ
スタおよび電源の極性を逆にすれば良いことは言うまで
もない。
以上説明したようにこの発明によれば、がルテージフォ
ロワ回路のダイナミックレンジを拡大でき、動作電源電
圧を低く設定できる演算増幅器が得られる。
ロワ回路のダイナミックレンジを拡大でき、動作電源電
圧を低く設定できる演算増幅器が得られる。
第１図はこの発明の一実施例に係わる演算増幅器を示す
回路図、第２図ＦｉＭＯＳトランジスタのバックダート
電圧によるしきい値電圧の変化に゛ついて説明するため
のＶｏｓ ｖ’τｉ特性図、第３図は従来およびこの
発明の一実施例に係わる演算増幅器を？ルテージフォロ
ヮ接続し九時の入、出力波形図、第４図および第５図は
それぞれこの発明の他の実施例について説明するための
回路図、第６図および第７図はそれぞれ従来の演算増幅
器を示す回路図、第８図は？ルテージフォロワ回路につ
いて説明する念めの図、第９図は上記第８図におけるデ
ルテージフォロワ回路の人、出力波形図、第１０図は演
算増幅器を用い九ＡＣ増幅器の構成例を示す回路図であ
る。 Ｑ□ 、Ｑ、・・・差動入力ＭＯＳトランジスタ、ＶＩ
Ｇ・・・直流電源（バイアス手段）、Ｄ、・・・寄生ダ
イオード、Ｑａ 、Ｑｅ・・・第１１第２のＭＯＳトラ
ンジスタ、Ｔ、、Ｔ、・・・バイプーラトランジスタ、
Ｑｌ。・・・ＭＯＳ トランジスタ、Ｖ１１２°°°直
流電源Ｏ 出願人代理人 弁理士 鈴 江 武 彦第３図 ０−−−−−−−一−−− 第８図 第９図
回路図、第２図ＦｉＭＯＳトランジスタのバックダート
電圧によるしきい値電圧の変化に゛ついて説明するため
のＶｏｓ ｖ’τｉ特性図、第３図は従来およびこの
発明の一実施例に係わる演算増幅器を？ルテージフォロ
ヮ接続し九時の入、出力波形図、第４図および第５図は
それぞれこの発明の他の実施例について説明するための
回路図、第６図および第７図はそれぞれ従来の演算増幅
器を示す回路図、第８図は？ルテージフォロワ回路につ
いて説明する念めの図、第９図は上記第８図におけるデ
ルテージフォロワ回路の人、出力波形図、第１０図は演
算増幅器を用い九ＡＣ増幅器の構成例を示す回路図であ
る。 Ｑ□ 、Ｑ、・・・差動入力ＭＯＳトランジスタ、ＶＩ
Ｇ・・・直流電源（バイアス手段）、Ｄ、・・・寄生ダ
イオード、Ｑａ 、Ｑｅ・・・第１１第２のＭＯＳトラ
ンジスタ、Ｔ、、Ｔ、・・・バイプーラトランジスタ、
Ｑｌ。・・・ＭＯＳ トランジスタ、Ｖ１１２°°°直
流電源Ｏ 出願人代理人 弁理士 鈴 江 武 彦第３図 ０−−−−−−−一−−− 第８図 第９図
Claims (5)
- （１）ＣＭＯＳ回路構成の演算増幅器において、差動入
力回路を構成するＭＯＳトランジスタのバックゲートに
０Ｖではない所定のバイアス電圧を印加するバイアス手
段を設けたことを特徴とする演算増幅器。 - （２）前記バイアス手段によるバイアス電圧は、半導体
基板とウェル領域とによって形成される寄生ダイオード
の順方向電圧と等しいかそれ以下であることを特徴とす
る特許請求の範囲第１項記載の演算増幅器。 - （３）前記バイアス手段によるバイアス電圧として、寄
生バイポーラトランジスタのベース、エミッタ間電圧を
用いることを特徴とする特許請求の範囲第１項記載の演
算増幅器。 - （４）前記バイアス手段は、カレントミラー回路を構成
する第１、第２のＭＯＳトランジスタと、このカレント
ミラー回路からベース電流が供給される第１、第２のバ
イポーラトランジスタと、上記第２のバイポーラトラン
ジスタのエミッタ電流を制御する電流源とから成り、上
記第１のバイポーラトランジスタのベースからバイアス
電圧を得ることを特徴とする特許請求の範囲第１項記載
の演算増幅器。 - （５）前記電流源は、前記第２のバイポーラトランジス
タのエミッタと接地点間に接続されるＭＯＳトランジス
タと、このＭＯＳトランジスタを導通設定する直流電源
とから成ることを特徴とする特許請求の範囲第４項記載
の演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6692385A JPS61225911A (ja) | 1985-03-30 | 1985-03-30 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6692385A JPS61225911A (ja) | 1985-03-30 | 1985-03-30 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225911A true JPS61225911A (ja) | 1986-10-07 |
Family
ID=13329982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6692385A Pending JPS61225911A (ja) | 1985-03-30 | 1985-03-30 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225911A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440272A (en) * | 1992-11-30 | 1995-08-08 | Sharp Kabushiki Kaisha | Differential amplifier |
| JP2002529950A (ja) * | 1998-11-02 | 2002-09-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差分出力の同相モードフィードバックを持つデバイス |
| JP2010045754A (ja) * | 2008-08-08 | 2010-02-25 | Orise Technology Co Ltd | 出力段回路と演算増幅器 |
-
1985
- 1985-03-30 JP JP6692385A patent/JPS61225911A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440272A (en) * | 1992-11-30 | 1995-08-08 | Sharp Kabushiki Kaisha | Differential amplifier |
| JP2002529950A (ja) * | 1998-11-02 | 2002-09-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差分出力の同相モードフィードバックを持つデバイス |
| JP4665112B2 (ja) * | 1998-11-02 | 2011-04-06 | エスティー‐エリクソン、ソシエテ、アノニム | 差分出力の同相モードフィードバックを持つデバイス |
| JP2010045754A (ja) * | 2008-08-08 | 2010-02-25 | Orise Technology Co Ltd | 出力段回路と演算増幅器 |
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