TWI338839B - Memory control system and memory data fetching method - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本發明係關於一種記憶體處理裝置，特別是關於一種 記憶控制系統與記憶體資料讀取方法。 【先前技術】 —般的微處理器（Micro-processor，MCU)並沒有内建 唯请β憶體（Read-Only Memory，ROM)，且以往均透過並 列匯流排（Parallel BUS)的方式來對外接的唯讀記憶體（例 如快閃記憶體（Flash memory))存取程式碼（R0M c〇de)。而 由於目前之設計係將微處理器與縮放控制器（Scaler)整合 於同一晶片（Chip)内，因此為了節省微處理器的針腳 (Pin)’則改為採用串列匯流排（Seriai bus)的方式來對唯讀 記憶體存取程式碼。在串列匯流排的架構下，微處理器讀 取唯讀記憶體的程式碼時，僅能在一個基頻（Base band)之 時脈週期（Clock)内讀取到一位元（Bit)的資料，所以微處理 器的處理速度會大幅降低。 舉例而言，如第1圖所示，該圖係顯示一兩週期（2Τ) 微處理器以串列方式傳輸運作時之波形圖。於圓中，標號 MCUclk為微處理器運作的時脈週期；標號xcik為系統基 頻的時脈週期。一般2T微處理器係在McUclk的第一週 期時，至唯讀記憶體中操取（Fetch)一位元組（byte)大小 的 > 料（data)，但母次掘取八位元的該資料時均需事先 花費時間解碼八位元（bit)的指令碼（c〇mmand)、與二十四 位元的位址碼（address);而在McUclk第二週期^時，2丁 才可+卜…即微處理器共需要八十個基頻時脈xcHc 要一:厂個位元組的資料。一般微處理器之一個指令需 例：2T::位：組的資料’以兩個位元組資料的指令為 ▲ ^在執行此指令時’共需要四個MCUclk- 百六十個時脈週斯xci|c才可完成運作。因此在串列 個^架構下’各種微處理器（2T、6T、8TMCU.·.)^ — 7的$間將會大量地拉長使整體系統執行 度受到限制。 【發明内容】 。。針對上述問題’本發明之目的之―在提供能提高微處 器π取串列型έ己憶體之速度的一種記憶體控制系統與 一種記憶體資料讀取方法。 本發明一實施例之記憶體控制系統，包含有-控制單 元、-儲存裝置、以及一微處理器。該控制單元係根據一 基頻時脈訊號產生一微處理器時脈訊號。彡中微處理器時 脈Λ號包含至少一第一期間與至少一第二期間，且第二期 間小於第-期間。儲存裝置係、用以儲存複數個位址對應之 資料。而微處理器係根據微處理器時脈訊號於第一期間輸 出一位址，且於第一期間至儲存裝置擷取對應該位址之資 料，並於第二期間執行該資料指示之動作。 再者’本發明之一實施例提供了 一種記憶體資料讀取 方法。該方法包含有下列步驟：首先，根據一基頻時脈訊 1338839 號產生-微處理器時脈訊號’其中微處理器時脈訊號包含 至少-第-期間與至少一第二期間，且第二期間小於第— 期間。接著，根據微處理器時脈訊號於第一期間輸出一位 址，且於第—㈣至-儲存冑置摘取對應該位址之資料， 並於第二期間執行該資料指示之動作。 本發明實施例之記憶體控制系、统與記憶體f料讀取 方法，係採用將微處理器時脈訊號調整為時間長短不同之

不平衡設計來控制微處理器，以達成大量地提升微處理器 操取串列型儲存裝置資料之速度與效率，而解決習之技術 之問題。 1 【實施方式】 以下參考圖式詳細說明本發明記憶體控制系統與記 憶體資料讀取方法。 第2A圖係顯示本發明一實施例之一種記憶體控制系 統20之示意圖。該記憶體控制系統2〇包含有一控制單元 21、一串列型（serial)儲存裝置22、以及一微處理器23。

該控制單元21係採用系統的基頻時脈訊號xclk來運 作，且根據該基頻時脈訊號xclk產生一微處理器時脈訊號 MCUclk，以提供給微處理器23。如第2B圖所示微處理 器時脈訊號MCUclk包含至少一第一期間τ〇，與至少—第 二期間τι’，且該第二期間ΤΓ小於該第一期間τ〇，。本實 施例中，微處理器23在微處理器時脈訊號MCUcik之第一 期間το’輸出-讀取訊號Rs，同時該控制單元21根據讀 取訊號Rs所提供之位址’至串列型儲存裝置22中讀取對 8 應該位址之資料。且控制單元21包含有一並列（para丨丨el) 串列（serial)轉換單元P_S。該並列串列轉換單元p s係用 以將自微處理器23並列輸入之訊號轉換為串列輸出之訊 號，且亦將由串列型儲存裝置22中串列輸入之資料轉換 為並列輸出資料。 串列型儲存裝置22用以儲存對應微處理器23要求讀 取位址之 > 料（如程式碼（R〇M c〇de))，其運作時係採用系 統的基頻時脈訊號xclk，且其可為一串列型唯讀記憶體， 例如串列型.决閃唯讀記憶體，或亦可為目#《未來發展之 其他串列型記憶體。 微處理器23可為目前之兩週期2丁、四週期4T、六週 期6Τ…、或未來發展之各種微處理器控制單元 (M_pr〇eessc)1⑶nU〇i unh ’ mc⑴或各種微處理器 ⑽⑽processor unit，Mpu)。微處理器23係用以根據其 運算之需求與微處理器時脈訊號耽㈣，在第—期間丁〇, 至少匕3位址資訊之讀取訊號RS。當然，該讀取 訊號Rs亦可包含其他資訊，如指令(c〇_and)等。請同 時參考第2A、2B圊，於谨你吐 _ . + 於運作時，微處理器23接收微處理 “脈訊號MCUelk，且於第—期間τ()，輸出包含—位址資 訊之讀取訊號RS，同# Π時於第一期間TO,内至串列型儲存裝 置22擷取對應該位址 料指示之動作。 貝料並於第二期間ΤΓ執行該資 由於串列型儲存裝 位元 假設 衣罝22在資料傳輸時，處Ϊ (bit)的時間為一個基 土頭時脈xclk，且若於本實施* 1338839 微處理裔23為—兩週期（2T)微處理器，則如第2B圖所示， 微處理器23根據第2β圖之不平衡之微處理器時脈訊號 MC^Jclk來運作時，其完成讀取一位元組…⑷大小的資料 所*的時間（T0，）與習知技術之時間（丁〇)相同均為四十個 '員夺脈xclk，但是因為該不平衡之MCUeik所設定的執 行d間第一期間T1 ’係遠小於第一期間丁〇，的長度，僅為 個基頻時脈Xclk。所以’微處理器23執行該-位元组 之資料所需的時間僅需一個Xdk。 須注意者，如此將微處理器時脈訊號MCUclk調整為 時間長短不同之不平衡設計，在實務上可達成其功效係因 為原本奴之微處理器的處理速度，即可在一個基頻時 2 xclk内執行完畢程式碼指派之動作但是後來為了配合 項取速度較慢之串列型储存裝置才將處理速度降低。因 此，’本發明—實施例之記憶體控制系.统2G在利用不平衡 的微處理器時脈訊號McUclk控制微處理器23，以讀取與 =仃串列型儲存袋i 22之一位元組資料時，其所需的時 a僅需要四十-個基頻時脈xclk，遠 =基頻一。結果，本發明之記憶體控制系：= 大ϊ地提升微處理器擷取串列型儲存裝置資料之速戶 與效率，而解決習之技術之問題。 又 其中圖中標示之標號DI係指由控制單元 1透過p_s轉換單⑽人至串列型儲存裝置22之指令、 等訊號或資料：標號D0係指由串列型儲存裝置22 J至“轉換單元之程式碼資料；而標號CS係指當同 10 夺有複數個串列型储存裝置22存在時，控制單s 2 ^用來 選擇使用哪—個串列型儲存裝置22之驅動訊號。 ^再者，第3圖係顯示本發明另一實施例之記憶體控制 系統2〇 。該記憶體控制系統20,包含有一控制單元2 1，、 串列型儲存裝置22、以及一微處理器23，。其中，記憶 =控制系、统20’之運作方式與記憶體控制系统2〇大致相 同’均係利用一不平衡之微處理器時脈訊號MClJcik來控 制微處理益之運作，而其差異為控制單元2丨，可以一時脈 產生器來實施，且並列串列轉換單元P-S係内建於微處理 器2 3中。熟悉此領域之技術者應能據以實施，且同樣達 成加速微處理器讀取串列型儲存裝置之功效。 而第4圖係顯示本發明一實施例之記憶體資料讀取方 法之流程圖。該方法包含下列步驟： 步驟S402 :開始。 步驟S404 :根據一基頻時脈訊號xclk產生—微處理 器時脈訊號MCUclk ’其中微處理器時脈訊號MCUclk包 含至少一第一期間丁〇’與至少一第二期間丁丨，，且第二期間 T1 ’之長度小於第一期間T0，。 步驟S406 :接收微處理器時脈訊號MCUclk，於第— 期間T0’輸出一該位址，且於第一期間丁〇，内至一儲存裝置 擷取對應該位址之資料，並於第二期間T1，執行該資料指 示之動作。 步驟S408 :結束。 須注意者，上述儲存裝置可為一串列型唯讀記憶體、 丄 W8839 或—串列型快閃唯讀記憶體’且上述資料可為唯讀記憶艘 程式碼（ROM Code)。 以上雖以實施例說明本發明，但並不因此限定本發明 之範圍，只要不脫離本發明之要旨，該行業者可進行各種 變形或變更。 【圖式簡單說明】 第1圖顯示一種習兩週期（2T)微處理器以串列方式傳 輸運作時之波形圖。 第2Α圖顯示本發明一實施例之記憶體控制系統之示 思圖。 第2 B圖顯示本發明一實施例之微處理器時脈訊號與 —般系統基頻之時脈訊號波形之示意圖。 第3圖顯示本發明另一實施例之記憶體控制系統之示 意圖。 第4圖顯示本發明一實施例之記憶體資料讀取方法之 流程圖。 【主要元件符號說明】 20、 20’記憶體控制系統 21、 2 Γ 控制單元 22 串列型儲存裝置 23、23’微處理器 ρ-s 轉換單元 12

Claims (1)

1338839. * -- 年月日修正替換頁, 十、申請專利範圍： 一種記憶體控制系統，包含有： 一控制單元’係根據一基頻時脈訊號產生一微處理器時脈訊 號，該微處理器時脈訊號包含至少一第一期間與至少一第 二期間’且該第二期間小於該第一期間； —串列儲存裝置，係用以儲存複數個位址對應之資料且依據 該基頻時脈來操作；以及 一微處理器，根據該基頻時脈訊號於該第一期間輸出一該位 址，且於該第一期間至該串列儲存裝置擷取對應該位址之 資料，並依據該基頻時脈訊號於該第二期間執行該資料指 示之至少一動作 其中’輸出該位址與擷取該資料之該第一期間之時間順序係在 執行該至少-動作之該第二期間之前，且輸出該位址之操 作頻率、掏取該資料與執行該至少一動作之操作頻率係同 於該串列儲存裝置之操作頻率。 如申請專職圍P項記載之記憶體控制系繞，其中該串列儲 3. ㈣型唯讀記憶體、或—串列型快閃唯讀記憶體。 切專職圍第i項記載之記憶體控㈣統其中該串列儲 於該第—期間解碼該微處理器輪出之指令碼、位址碼、 以項取對應該位址之資料。. :申請專利範圍第1項記載之記憶體控制系統，更包含一並列 铨入夕邻缺心 、早係、用以將自微處理器並列 輸s號轉換為串列輸出之訊號，且將由串 列輸入之資料轉換為並簡m 、 13 4. 1338839. • V 月^日修正替接貝j 5. 如申請專利範圍第4項記載之記憶體控制系統，其中該並列串 列轉換單元係内建於該控制單元中。 6. 如申請專利範圍第4項記載之記憶體控制系統，其中該並列串 列轉換單元係内建於該微處理器中。 ' 7.如申請專利範圍第1項記載之記憶體控制系統，其中該資料為 唯讀記憶體程式碼(ROM Code)。 8. 一種記憶體資料讀取方法，包含有： 根據一基頻時脈訊號產生一微處理器時脈訊號，其中該微處理 器時脈訊號包含至少一第一期間與至少一第二期間，且該 第二期間小於該第一期間；以及 根據該基頻時脈訊號於該第一期間輸出一位址，且根據該基頻 . 時脈訊號於該第一期間至一串列儲存裝置擷取對應該位 址之資料，並根據該基頻時脈訊號於該第二期間執行該資 料指示之至少一動作 其中，輸出該位址與擷取該資料之該第一期間之時間順序係在 執行該至少一動作之該第二期間之前，且輸出該位址之操 作頻率、擷取該資料與執行該至少一動作之操作頻率係同 ' 於該串列儲存裝置之操作頻率。 - 9.如申請專利範圍第8項記載之記憶體資料讀取方法，其中該串 列儲存裝置為一串列型唯讀記憶體、或一串列型快閃唯讀記憶 體。 10.如申請專利範圍第8項記載之記憶體資料讀取方法，其中該資 料為唯讀記憶體程式碼(ROM Code)。 14