TWI336133B - Ultra-shallow and highly activated source/drain extension formation using phosphorus - Google Patents

Ultra-shallow and highly activated source/drain extension formation using phosphorus Download PDF

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TWI336133B
TWI336133B TW096115850A TW96115850A TWI336133B TW I336133 B TWI336133 B TW I336133B TW 096115850 A TW096115850 A TW 096115850A TW 96115850 A TW96115850 A TW 96115850A TW I336133 B TWI336133 B TW I336133B
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Chun Feng Nieh
Li Ping Huang
Chih Chiang Wang
Chien Hao Chen
Hsun Chang
li ting Wang
Tze Liang Lee
Shih Chang Chen
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Description

1336133 第96115850號專利說明書修正本 修正日期：99.9.7 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體元件，更特別關於形成具 有超淺接面之金氧半元件。 【先前技術】 由於電晶體的尺寸持續縮小，為了控制短通道效 應，縮減垂直接面深度以及抑制掺質橫向擴散成為一大 挑戰。越小的金氧半（以下簡稱MOS)元件，其源/汲極延 伸與重掺雜之源/汲極之掺質擴散對其特性的影響越大。 特別是源/汲極延伸區之掺質明顯擴散至通道區時，將會 使源極與汲極之間產生短通道效應及漏電流等問題。為 • 解決上述問題，已採用多種方法控制掺質擴散。 第一種限制p型或η型掺質擴散的方法如第1圖所 示。在第1圖中，閘極6形成於基板2上。η型及/或ρ 型掺質分別佈植至η型MOS (以下簡稱NMOS)元件/及或 ρ型MOS (以下簡稱PMOS)元件之源/汲極區8以及閘極 6。箭頭10為上述之離子佈植。對NMOS元件來說，可 將氮及氟共佈植至源/汲極區8 ;對PMOS元件來說，可 將氮及碳共佈植至源/没極區8。氣、碳、氟具有減缓掺 質擴散的作用。因此，當MOS元件進行佈植後之回火時， 掺質擴散受到控制，使源/汲極區8具有較高濃度及較佳 輪廓控制。 在第2圖中，係於NMOS元件中，控制深源/汲極區 0503-A32593TWF1 /linlin 5 1336133 第96115850號專利說明書修正本 修正日期：99.9.7 16之磷掺雜輪廓的方法。首先形成閘極12於基板20上， 接著離子佈植η型掺質如砷以形成輕掺雜源/汲極區 (lightly doped source/drain，以下簡稱 LDD) 14，再形成 側壁間隔物11。箭頭22係磷離子佈植，用以形成深源/ 没極區16，此區域亦共佈植碳及氟。碳及氟可降低硝:擴 散並提面填的濃度’在改善電晶體驅動電流的同時’不 會造成短通道效應。 高效能元件需要淺及高活化之LDD區。一般來說， 坤的擴散距離短，因此適用於形成LDD區。但砷的活化 程度低，因此由砷形成的LDD片電阻高，因而降低元件 效能如NM0S元件之驅動電流。另一種常見的η型掺質 為磷，其活化程度高但擴散長度長，會影響接面深度且 明顯地擴散至通道區。综上所述，目前製造積體電路的 技術亟需新的方法形成淺及高活化之LDD區。 【發明内容】 本發明提供一種半導體元件，包括半導體基板；閘 極堆疊，位於半導體基板上；η型輕摻雜源/没極區，位 於半導體基板中且鄰接閘極堆疊，其中η型輕掺雜源/汲 極區包括第一 η型掺質；η型重掺雜源/汲極區，位於半 導體基板中且鄰接閘極堆疊，其中η型重掺雜源/汲極區 包括第二η型掺質；預先非晶態佈植區，位於半導體基 板中，其中預先非晶態佈植區包括後佈植區；以及間隙 原子阻擋區，位於半導體基板中，其中間隙原子阻擋區 0503-A32593TWFl/linlin 6 1336133 修正日期：99.9.7 第96115850號專利說明書修正本 之深度大於η型輕掺雜源/汲極區之深度，但小於後佈植 區之深度。 本發明亦提供一種半導體元件的形成方法，包括提 供半導體基板；形成閘極堆疊於半導體基板上；形成預 先非晶態佈植區於半導體基板中，其中預先非晶態佈植 區包括後佈植區；形成間隙原子阻擋區於半導體基板 中；形成輕掺雜源/汲極區於半導體基板中且鄰接閘極堆 疊，其中輕掺雜源/汲極區包括磷，其中間隙原子阻擋區 之深度大於η型輕掺雜源/汲極區之深度，但小於後佈植 區之深度；以及形成重掺雜源/汲極區於半導體基板中且 鄰接閘極堆疊。 由於本發明之間隙原子阻擋區位於後佈植區與輕掺 雜源/汲極區之間，可降低輕掺雜源/汲極區中磷擴散的問 題。此外，因為磷具有高活化率，因此MOS元件具有低 片電阻。 【實施方式】 在高效能NMOS元件中，源/汲極區較佳具有低片電 阻與淺接面。然而這兩個要求往往是互相矛盾的。為了 降低片電阻，必需使用較多的活化掺質，這將使佈植區 之掺質擴散並增加接面深度。在本發明較佳實施例中， 源/汲極延伸（又稱作輕掺雜源/汲極區，簡稱LDD區）之掺 質為磷。在控制磷擴散的情況下，本發明較佳實施例之 LDD區具有高濃度磷。第3-8C圖顯示本發明較佳實施例 0503-A32593TWFl/linlin 7 1336133 第96115850號專利說明書修正本 修正日期：99.9.7 之製程剖視圖，在不同圖中，相同元件係以相同標號標 示。 在第3圖中，閘極堆疊之閘極介電層44形成於基板 40上，且閘極46係形成於閘極介電層44上。基板40較 佳為>5夕基板如絕緣層上石夕（SOI)結構。此外，基板40之材 質亦可為一般基板材料如SiGe、SiGe上之應力石夕、或其 他類似材質。閘極介電層44較佳為氧化物如熱氧化物。 此外，閘極介電層44亦可為氮化物、氮氧化物、碳氧化 物、高介電常數材料、或上述之組合。如本技藝人士所 知，形成閘極堆疊的方法係於基板40上依序形成閘極介 電層與閘極層後，再圖案化以形成閘極4 6與閘極介電層 44 ° 在第4圖中，係離子佈植p型掺質如硼或銦形成暈 狀區（pocket/halo region)48。箭頭50為離子佈植，其角 度較佳小於50度。如本技藝人士所知，可導入一種以上 的掺質於暈狀區48。在較佳實施例中，p型的暈狀區48 位於接下來形成的LDD區之周邊，用以中和擴散之η型 掺質。 在第5圖中，以預先非晶態佈植（pre-amorphized implantation，以下簡稱PAI)如箭頭52形成PAI區54。 PAI區54可降低掺質的穿隧效應，並可活化掺質。在較 佳實施例中，PAI利用鍺離子。在其他實施例中，PAI 利用碳離子。PAI可避免隨後佈植之掺質穿隧過晶格並擴 散超過預定深度。對隨後佈植之碳離子來說，PAI在之後 0503-A32593TWFl/linIin 8 1336133 第96115850號專利說明書修正本 修正曰期：99.9.7 的回火製程會再結晶並占杜曰 从处广，」p 丄6住晶格。PAI區的分佈極限為後 佈植區（end of range，以τ〜 广LaAi_丄 下間稱E0R) 55，為最多鍺離子 停止的區域，因此且有离p _ , . ^ ώ 、百呵間隙濃度。雖然E0R區55在 但可以理解的是酿區實際上為帶狀 m子的高斯分佈峰更深的位置。
条声較佳小於5G度，更佳為兩種互相對向之 角度。鍺離子的佈植能量較佳介於約5 W與約4〇 W 之間’更佳為約20 keV。PAI區之深度為D1。PAI之深 度D1較佳大於隨後形成之源/汲極區與源/汲極延伸區之 接面沐度。PAI區其離子佈植之劑量較佳介於1E14/cm2 與約lE15/cm2之間，較佳為約5E14/cm2。 在第6圖中’接著形成間隙原子阻擋區56，其形成 方式較佳為峡離子佈植。此離子佈植角度較佳小於5〇 度，更佳為兩種互相對向之角度。斜向離子佈植使間隙 原子阻擋區56延伸至閘極46下，因此具有較佳之效果。 在此例中，閘極46下至少部份之通道區不是間隙原子阻 擋區56。間隙原子阻擋區56之離子佈植劑量較佳介於約 5El4/cm2與約5El5/cm2之間，更佳為約1Els/cm2 ;較佳 之離子佈植能量介於約3 keV與約1〇 kev之間，更彳土為 約5 keV。在第6圖中，間隙原子阻擋區56為帶狀二但 可以理解的是碳離子為高斯分佈，有一小部份會更深， 一小部份較淺’甚至淺到基板40的表面。帶狀區只是最 高濃度的區域。在較佳實施例中，離子佈植的能量只有 一種（具有不同能量的離子佈植會使分佈變寬）。在其他 0503-A32593TWFl/Hnlin 9 1336133 修正日期：99.9.7 第96115850號專利說明書修正本 貫施例中’碳離子佈植的能量係較窄的範圍，最高能量 與最低此i之間的差距不超過3 keV。在另一實施例中， 離子的佈植能量為寬範圍，碳離子因此分佈至基板40的 表面。 在第7圖中’接著形成LDD區60,其形成方法為磷 離子佈植。此外’亦可在磷離子佈植時共佈植砷。LdD 區60之鱗離子佈植的劑量較佳介於約lE14/cm2與約 lE16/cm2之間，更佳為約1E15/cm2。由於此形成方法為 常見製程，在此省略之。 在第8A-8C圖中’接著形成侧壁間隔物64與η型重 掺雜源/汲極（以下簡稱N+ S/D)g 66。如本技藝人士所 知，側壁間隔物64之形成方法係坦覆式地沉積介電層 後，移除水平面之介電層，沿著閘極46與閘極介電層44 之側壁保留側.壁間隔物64。 接著以侧壁間隔物64作為遮罩，離子佈植η型掺質 如碟以形成Ν+ S/D區66 ’其深度為D4。此外亦可離子 佈植砷，或磷及砷之組合。此離子佈植之劑量較佳介於 約5E15/cm2與約6E15/cm2之間。第8Α圖係本發明一較 佳實施例’其中間隙原子阻擋區56之深度大於N+ s/D 區66與LDD區60之深度。如此一來，間隙原子阻擋區 56可阻擋EOR區55之間隙擴散至N+ S/D區66與LDD 區60。第8B圖係本發明另一較佳實施例，其中間隙原 子阻擋區56之深度小於N+ S/D區66之深度，但大於 LDD區60之深度。如此一來’間隙原子阻擋區56可阻 0503-A32593TWFl/iinlin 10 1336133 修正日期：99.9.7 第96115850號專利說明書修正本 擋EOR區55之間隙擴散至LDD區60。第8C1係本發 明又一較佳實施例，其中間隙原子阻擋區56之深度D3 貫貝上與N+ S/D區之深度相同。如此一來，間隙原子阻 擋區56不只阻擋EOR區55之間隙擴散至LDD區6〇， 其碳掺雜亦阻止EOR區55之掺質擴散至N+ S/D區66。 隨後活化上述製程之掺質，較佳之活化製程為快速 回火製程（以下間稱RTA)。RTA之溫度較佳介於約9 5 〇 至1100°c之間。在一較佳實施例中，此製程溫度為約 1020 C。此外，此活化製程可為一般習知方法如爐管回 火、雷射回火、快速回火、或其他類似回火製程。 第9圖顯示活化時可能的機制。χ軸為基板4〇表面 以下的/朱度，Υ轴為鱗濃度。在較佳實施例中，Ldd區 的深度為D2’其濃度分佈曲線為70<)間隙原子阻擋區（陰 影區域）的深度為D3，而EOR區（比虛線68之深度還深） 之深度為D1。上述之Dl、D2、及D3請參考第8A_8C 圖。如上所述，EOR區之深度D1大於間隙原子阻擋區之 深度D3 ’且間隙原子阻擋區之深度D3大於LDD區之深 度D2。如此一來，含有碳之間隙原子阻擋區係位於高間 隙濃度區域（虛線68)與磷離子佈植之LDD區（實線70)。 在活化製程中’間隙會朝向磷離子佈植區擴散，但間隙 原子阻擋區之碳會捕捉間隙’使間隙無法擴散至LDD 區。由於間隙無法與磷作用’因此在阻擋間隙的同時亦 明顯地抑制磷擴散。PAI區其間隙之高濃度區的深度較佳 大於源/沒極接面的深度’可減少源/沒極區漏電流至基板 0503-A32593TWFl/linIin 1336133 第96115850號專利說明書修正本 修正日期：99.9.7 的問題。 在第10圖中，於上述結構上形成金屬矽化區80、接 觸孔蝕刻停止層（以下簡稱CESL) 82、層間介電層（以下 簡稱ILD) 84、以及接觸插塞86。金屬矽化區80之形成 方法係先形成一薄金屬層（未圖示）於上述結構，合適之金 屬為銘、鎳、鲜、鉬、銘、或其他合適之金屬。接著進 行回火使沉積之金屬層與其下之矽區域之間形成金屬矽 化區80，最後移除掉未反應之金屬。CESL 82之形成方 法較佳為坦覆式沉積。CESL層具有兩種功能，一者為提 供應力至元件並改善元件之載子移動率；二者保護其下 之區域免於過蝕刻。接著沉積ILD 84於CESL 82的表面 上，並形成接觸插塞86。上述製程為一般常見製程，在 此省略之。 本發明較佳實施例之效果如第11圖所示，橫軸為基 板以下深度，縱軸為磷濃度。回火前之磷濃度曲線為90。 不具有間隙原子阻擋區之第1例，在l〇20°C之RTA後之 磷分佈曲線為92。本發明較佳實施例之第2例，在回火 製程後之磷分佈曲線為94。與磷分佈曲線92相較，磷分 佈區線94之陡崎度（abruptness)較大且擴散較小。此外， 碌分佈曲線94之活化程度較高（見點96)。在第2例中， 元件的片電阻為約374Q/Sqr。與具有砷掺雜之LDD的 習知元件相較，改善了 32%。第2例之接面深度為約17.6 奈米，接面陡^肖度約為2.2 nm/decade。 第12圖係以5E18/cm3之活化程度作為基準，顯示不 0503-A32593TWFl/linlin 12 1336133 修正日期：99.9.7 第96115850號專利說明書修正本 同接面深度之陡峭度。方框顯示65奈米製程中，MOS 元件較佳之接面深度與陡ώ肖度的範圍。簡言之即框内範 圍符合65奈米製程的要求。與以砷作為LDD區之習知 技藝（以星狀標號表示）相較，本發明部份實施例之接面陡 峭度不符規格。然而以砷作為LDD區之習知技藝其片電 阻比本發明之磷源/汲極區之片電阻高，這將會降低元件 效能。 雖然本發明已以數個較佳實施例揭露如上，然其並 非用以限定本發明，任何所屬技術領域中具有通常知識 者，在不脫離本發明之精神和範圍内，當可作任意之更 動與潤飾，因此本發明之保護範圍當視後附之申請專利 範圍所界定者為準。 0503-A32593TWFl/lin]m 13 1336133 第96115850號專利說明書修正本 修正日期：99.9.7 【圖式簡單說明】 第1圖係習知技藝製造MOS元件的方法，其中氮及 氟用以阻止η型掺質的擴散，氮及碳用以阻止p型掺質 的擴散； 第2圖係習知技藝製造MOS元件的方法，在佈植磷 的區域共佈植碳及敗； 第3〜7、8Α〜8C圖係本發明實施例中，形成NMOS 元件的流程剖面圖； 第9圖係本發明一較佳實施例之機制； 第10圖係本發明一較佳實施例之結構剖面圖； 第11圖係本發明一實施例中，磷濃度對應深度之曲 線圖；以及 第12圖係本發明中，接面陡峭度對應接面深度之曲 線圖。 主要元件符號說明】 2、20、40〜基板， 8〜源/汲極； 11、64〜側壁間隔物； 16〜深源/>及極區， 44〜閘極介電層； 52〜ΡΑΙ佈植； 55〜EOR區； 66〜Ν+ S/D 區； 6、12、46〜閘才查； 10、50〜離子佈植； 14、60〜LDD 區； 22〜磷離子佈植； 4 8 ~軍狀區， 54〜ΡΑΙ區； 56〜間隙原子阻擋區； 6 8〜南間隙濃度區域， 0503-A32593TWFl/linlin 14 1336133 修正日期：99.9.7 第96115850號專利說明書修正本 70〜填離子佈植之LDD區， 80〜金屬矽化區； 82〜CESL ; 84〜ILD ; 86〜接觸插塞； 90、92、94〜磷分佈曲線； D1〜PAI區之深度； D2〜LDD區之深度； D3〜間隙原子阻擋區之深度； D4〜N+ S/D區之深度。 0503-A32593TWFl/linlin 15

Claims (1)

1336133 修正日期：99.9.7 第96115850號專利說明書修正本 十、申請專利範圍： 一種半導體元件，包括: 一半導體基板； 一閘極堆疊’位於該半導體基板上； η型輕換雜源/沒極區，位於該半導體基板中且鄰 接該閘極堆疊，其中該η型輕掺雜源/汲極區包括一第一 η型掺質； 一 η型重掺雜源/汲極區，位於該半導體基板中且鄰 接該閘極堆疊，其中該η型重掺雜源/汲極區包括一第二 η型掺質，· 一預先非晶態佈植區，位於該半導體基板中，其中 該預先非晶態佈植區包括一後佈植區；以及 一間隙原子阻擋區，位於該半導體基板中且位於預 先非晶態佈植區之中，其中該間隙原子阻擋區之深度大 於該η錄掺雜源/汲極區之深度，但小於該後佈植區之 2.如申請專利範圍第〗項所述之半導體元件，並中 該η型輕掺雜源/汲極區之該第一 η型掺質包括磷。八 3·如申請專利範圍第！項所述之半導 該間隙原子阻擋區包括碳。 〃 _ (如中請專利範圍第】項所述之半導體元件，其中 該預先非晶態佈植區包括鍺。 5.如申請專利範圍第 該間隙原子阻擔區的深度 1項所述之半導體元件，其中 介於該η型輕掺雜源/汲極區 〇503-A32593TWFl/linlin 16 .第2咖號專利說明書修正本 修正日期：99.9.7 的深度與該η型重掺雜源/汲極區的深度之間。 ^ 6.如申請專利範圍第1項所述之半導體元件，其中 °玄2隙原子阻擋區的深度與該η型重掺雜源/汲極區的深 度實質上相等。 7. 如申請專利範圍第1項所述之半導體元件，其中 =隙原子阻擋區的深度大於該η型重掺雜源級極區的 8. 如申請專利範圍第丨項所述之半導體元件，里中 該η型重掺雜源/汲極區之該第“型掺質主要由磷、坤、 或上述之組合所組成。 9. 如申請專利範圍第丨項所述之半導體元件，其中 該η型重掺雜源/汲極區之該第型捧質只包括碟。 如申明專利範圍第1項所述之半導體元件，盆中 該閘極料下為—通道區，至少部份之該通道區不是該 間隙原子阻擋區。 U·如申請專利範㈣！項所述之半導體元件，1中 該間隙料阻擋區包括碳，其漢度介於約5Ei4/cm3與約 5E15/cm3 之間。 12.—種半導體元件的形成方法，包括： 提供一半導體基板； 形成一閘極堆疊於該半導體基板上； 形成-預先非晶態佈植區於該半導體基板中，其中 該預先非晶態佈植區包括—後佈植區； 形成-_原伟魅於該半導縣板中以及於預 0503-A32593TWFl/HnJin 17 1336133 第96】15850號專利說明書修正本 修正曰期：99_9.7 先非晶態佈植區之中； 形成一輕掺雜源/汲極區於該半導體基板中且鄰接該 閘極堆疊’其中該輕掺雜源/汲極區包括磷，其中該間隙 原子阻擋區之深度大於該η型輕掺雜源/汲極區之深度， 但小於該後佈植區之深度；以及 形成一重掺雜源/汲極區於該半導體基板中且鄰接該 閘極堆疊。 13.如申請專利範圍第12項所述之半導體元件的形 成方法，其中形成該間隙原子阻擋區之步驟包括碳離子 佈植。 14.如申請專利範圍第13項所述之半導體元件的形 成方法，其中形成該間隙原子阻擋區之步驟包括將碳離 子佈植至該輕掺雜源/汲極區與該重掺雜源/汲極區底部 之間的區域。 、I5.如申請專利範圍第13項所述之半導體元件的形 成方法’其中形成該間隙原子阻擋區之步驟包括將碳離 子佈植至與該重掺雜源/沒極區等深之區域。 16.如申請專利範圍第13項所述之半導體元件的形 成方法’其中形成該間隙原子阻播區之步驟包括將碳離 子佈植至比該重掺雜源/汲極區更深的區域。 、η·如申請專利範圍第16項所述之半導體元件合 成方法其中該碳離子佈植之能量介於約3k ν 10keV 之間。 J Kev 至 &如申請專利範圍帛16項所述之半導體元件的形 0503-A32593TWFl/liniil 1336133 第 9611585G_m嘯4 :99.9.7 成方法，其中該碳離子佈植之劑量介於約5E14/cm2至約 5E15/cm2 之間。 、I9.如申請專利範圍第12項所述之半導體元件的形 成方法其中形成該預先非晶態佈植區之步驟包括鍺離 子佈植。 20.如申清專利範圍帛19項所述之半導體元件的形 成方法，其中該鍺離子佈植之能量介於約5keV至約 40keV之間。 、儿如申請專利範圍第19項所述之半導體元件的形 成方法’其中該鍺離子佈植之劑量介於約1£14/弧 lE15/cm2之間。 22.如申請專利範圍第12項所述之半導體元件的形 成方法’其中形成該重掺雜源/没極區之步驟包括離子佈 植’其掺質主要由n或上述之組合所組成。 0503-A32593TWFl/linlu,
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