TWI335640B - An apparatus and associated method for making a folating gate cell in a virtual ground array - Google Patents

Description

1335640 九、發明說明： 【發明所屬之技術領域】 本發明之實施例係有關於用以製造非揮發性記憶元件 的方法，並尤其有關於利用虛擬接地陣列而用以製造浮動 閘極記憶元件的方法。 【先前技術】 第1圖係為一習知浮動閘極記憶細胞100的示意圖。記 # 憶細胞100包括一基板101，基板之中則形成有擴散區域 103，105。擴散區域係對應至場效電晶體（FET)型元件的源 極與汲極。根據一實施例，基板101可為一 P型基板，且 擴散區域103與105可為N型擴散區域。在其他實施例中， 細胞100可包括一 N型基板101以及P型擴散區域103與 105。然而可以瞭解的是，一般而言較佳係使用一 P型基板。 細胞100更包括一閘極介電層，有時指稱為一通道介電 層107，其係形成於基板101上、介於擴散區域103與105 之間的位置。接著形成一浮動閘極109於閘極介電層107 ^ 之上。浮動閘極典型地係由多晶矽所形成。一多晶矽間介 電層111接著將浮動閘極109與一控制閘極113分隔開。 控制閘極113典型地亦係由多晶矽所構成。多晶矽間介電 層111可由如二氧化矽等材料而形成。在其他實施例中， 多晶石夕間介電層111可包括一多層結構，例如氧化物-氮化 物-氧化物（ΟΝΟ)結構。 在操作中，係施加一高電壓至控制閘極113，以程式化 • 細胞100。此電壓係經由一控制閘極電容CCG而耦合至浮 動閘極109。此耦合電壓會使一反轉通道產生於基板101 的上層、介於擴散區域103與105之間的位置。接著施加 電壓到擴散區域103與105，以產生一大橫向電場此橫向 -電場會使得載子從一擴散區域流經通疽、而/;IL向另一擴散 區域。 耦合至浮動閘極1〇·9的電壓會產生足以致使某些流向通 道的載子經由閘極介電層1〇7而流入淨動閘極109。換言 之，耦合至浮接閘極109的電壓必須足以產生一電場，而 -此電場則可提供載子足夠的能量以允許這些載子克服閘極 介電層107的能障高度。因此，如上所述，在控制閘極113 與浮動閘極109之間的充分耦合是必要的，以確保足夠的 電場存在而誘使載子通過浮動閘極1〇9之上的閘極介電層 107。 Φ 使用虛擬接地陣列設計以減少浮接閘極記憶細胞與非 揮發性記憶體產品（例如快閃記憶體產品）的細胞尺寸， 在此領域中已是習知技術。然而，較小的細胞尺寸’通常 需要較小的埋入區域尺寸，而此特點則不一定能相容於習 知的製造技術。 舉例而言’以習知製造技術製造較小尺寸的埋入擴散區 娀時，一個可能發生的問題是在控制閘極與浮動閘極之間 被滅低的閘極輕合率（Gate coupling ratio)。然而充分的搞合 是必須的’以確保在記憶細胞中存在足夠電場而能誘使載 子通過通道氧化物層而進入浮動閘極。 籲 而可以瞭解的是，閘極耦合比例GCR係為閘極電容

CcG、源極電容Cs、本體電容CB、以及汲極電容CD的函 數，如第1圖所示。上述關係係以下列方程式定義： GCR =Ccg/(Cs+Cb+Cd+Ccg) . 因此，藉由增加閘極電容CCG或者減少源極電容cs或 • 淚極電容Cd ’則可以增加GCR。因此，藉由增加在浮動閘 極106以及埋入擴散區域116之間的距離，則可以減少源 極與汲極電容Cs與cD，因而可以增進此記憶元件的閘極 1335640 •耦合率GCR。因此，雖然埋入擴散區域的尺寸較小，在虛 擬接地陣列中維持適當的閘極耦合率是非常重要的。 【發明内容】 一種用以製造一浮動閘極記憶元件的方法，包括使用具 ' 有增進侵入部分的薄埋入擴散區域，其係由一埋入擴散氧 • 化物層侵入擴散區域中、並位於浮動閘極底下。在浮動閘 極底下的增進侵入部分，增加了在浮動閘極與埋入擴散區 域之間的階梯高度。增加的階梯高度可以產生較大的閘極 耦合率，並仍允許一虛擬接地陣列設計中的較小尺寸細胞。 * 以下係詳細說明本發明之結構與方法。本發明内容說明 章節目的並非在於定義本發明。本發明係由申請專利範圍 所定義。舉凡本發明之實施例、特徵、目的及優點等將可 透過下列說明申請專利範圍及所附圖式獲得充分瞭解。 【實施方式】 在下述的實施例中，在一小尺寸虛擬接地細胞中所增加 的閘極耦合率，係藉由在製造此細胞時在浮動閘極與埋入 擴散氧化物之間產生一較大階梯高度而達成。形成於浮動 • 閘極之上的介電層，係經圖案化而定義一埋入擴散氧化物 區域，其中則形成有埋入擴散氧化物。埋入擴散氧化物接 著則形成，使得埋入擴散氧化物侵入到擴散區域甲、並延 伸在浮動閘極的一邊緣之下。因此，在控制閘極與浮動閘 極之間可以維持較大的覆蓋區域，進而增加閘極耦合率。 - 第1A圖係繪示一習知浮動閘極記憶元件的剖面圖，其 係利用一習知製程而製造。如圖所示，元件200包括一基 板102,並在其中佈植有多個擴散區域116。介電層104(亦 即一通道氧化物層）係形成於基板102之上。在元件200 中多個細胞的浮動閘極係接著由多晶矽層106與108而形 7 1335640 '成。此二層可分別被稱為第一與第四多晶矽層。埋入擴散 氧化物114係形成於擴散區域116之上，接著氧化物-氮化 物-氧化物層110 (亦即多晶矽間介電層）則形成於第四多 晶矽層108之上。可以瞭解的是，埋入握散氧化物114係 對應至流經此陣列的埋入擴散線。 • 控制閘極多晶矽層112 (亦即第二多晶矽層）係接著形 成於氧化物-氮化物-氧化物層110之上。如上所述，隨著埋 入擴散區域尺寸的縮小，在控制閘極與浮動閘極之間的耦 合也會減少。此特點使得小尺寸虛擬接地細胞的製造方 法，係與包括第四多晶矽層108的製程不相容。第2圖係 * 繪示利用一不包括第四多晶矽層108之傳統製程所製造的 浮動閘極記憶元件；然而，可以發現的是，僅消除第四多 晶石夕層108並不足以提供足夠的閘極躺合率以製造有效的 記憶元件。 因此，第3圖係繪示利用本發明一實施例的方法所製造 的浮動閘極記憶元件300。如圖所示，元件300包括第三 埋入擴散氧化物314,其具有增進的侵入部分於擴散區域 316之中以及第一介電層304 (亦即通道氧化物層）之下。 此外，在氧化物-氮化物-氧化物層310之頂面以及埋入擴 • 散氧化物314之頂面之間的階梯高度(h)，係大於第1A圖 與第2圖中的對應部分。在第3圖中，多晶矽層312 (第 二多晶矽層）係位於氧化物氮化物氧化物層310 (多晶矽 間介電層）之上，而多晶矽間介電層則係形成於浮動閘極 3 06之上。如圖所示，氧化物氮化物氧化物層310在各細 - 胞之間並不是連續的，但確實在區域313處稍微覆蓋於埋 入擴散氧化物314之上。 如圖所示，埋入擴散氧化物314的形成係侵入到埋入擴 散區域316之中。此外，埋入擴散氧化物層314也延伸到 位於浮動閘極306之下的第一介電層304的邊緣底下。圖 1335640 中也清楚地描繪出在氧化物氮化物氧化物31〇之頂面以及 埋入擴散氧化物314之頂面之間的階梯高度(h)。增加的階 梯高度(h)與埋入擴散氧化物314延伸到浮動閘極306底下 的部分結合在一起，可產生較大的閘極耦合率。 需要注意的是，雖然在第3圖的實施例中係說明了氧化 物氮化物氧化物層310，但此層可單純視為一介電層。因

此，第3圖的實施例不應被視為將本發明的元件與方法限 制於使用特定型態的介電層之中，例如氧化物氮化物氧化 物層310,並且可以瞭解的是，任何適合的介電層均可使 用於本發明中。 第4A-4E圖係缘示用以製造本發明元件3〇〇的例示製 程。首先在第4A圖中，介電層4〇1 (亦即通道氧化物）係 形成於基板402之上。舉例而言，介電層4〇1可包括二氧 化矽。接著，沈積一第一多晶矽層4〇4。此第一介電層4〇4 的厚度+可介於約1000埃（angstr〇m)至2〇〇〇埃之間。 接著可沈積一氮化矽層406於第一多晶矽層404之上。 ίϊ可使用—光阻劑（未示）以圖案化第-多晶石夕層404 二氛=層概。經過圖案化的層綱與概 =L4B中圖：r接著可佈植並熱驅動擴散區域彻 “佈植N+型擴 基板搬係為—P型基板， 化石夕層406與第、—多°曰^於P型基板402之中。由於氮 可自我對準。 夕日日矽層404係做為佈植遮罩，此製程 氧化物:化：工:物C 406可接著被移除，並沈積 多晶矽區域405形成曰了备1= 晶石夕區域405之上。' 物氧化物層= 一細胞的浮動閘極。氧化物氮化 案化後的的氧化物光阻層412而進行圖案化。圖 用以形成埋人擴散氧化層可接著祕刻，以定義 1335640 之中而己=歹I的2層430亦形成於—周邊區域税 形成於T件如陣列驅動器電路等，則係 =^邊&域432中。此周邊介電層430可由利用一光 區域432之中。於周邊 可tnl以形成周邊介電層严的熱製程“時形成。414亦 414甘4D，所示’熱氧化製程可產生埋入擴散氧化物 化物ί厚度係大於約2〇0埃，但依然比習知的埋入擴散氧 之擴散氧化物414的形成係侵入到擴散區域桃 的位Λ 化物氮化物氧化物層410係在區域403 Γΐίϊϊίΐΐ物414，而在埋入擴散氧化物414 狀的結構。此鳥伽構亦部分延伸到 開散氧化物414的重疊區域可增加 心 在浮動閘極彻與基板402之間的 朋項電壓。舉例而言，在特定實施例中， 伏特的閘極對基板崩潰電壓。 τ ^約η 此外，上述製程在氧化物氮化物氧化物 氧化物414的頂面之間產生了較大的=度 L二in ’此較大的階梯高度(h)亦有助於較高的閘極 實施例中，可達成約300埃至_埃的階 曰石fpf人圖所示’接著可沈積一第二多晶梦層416於多 Π:” 41〇之上。接著可進行習知的微影與姓刻製 程以形成母一細胞的控制閘極。 从.ϋ藉著使用如第4圖所示的製程，可建立-虛擬接 記憶元件，其在浮動閘極與埋人擴散層之間5 括了較大的階梯高度。此外，埋人擴散氧化物可大幅侵入 1335640 到擴散區域中。結合較大的階梯高度與較大的侵入幅度， 可在小尺寸虛擬接地記憶細胞中提供充分的閘極耦合率。 雖然本發明係已參戚較佳實施例來加以描述將為五 =瞭J的是’本發明創作並未受限於其詳細描述内容：替 ίϊί及修改樣式係已於先前描述中所建議，並且其他替 a' f j修改樣式將為熟習此項技藝之人士所思及。特別 二之結構與方法，所有具有實質上相同於本 成與本發明實質上相同結果者皆不脫 ίίί 明於隨时請專利範圍及其均等物所界 文在前文中提及之專利申請案以及印刷 文本’均係列為本案之參考。 【圖式簡單說明】 ϊ 示;f知浮動雜記L的剖面圖。 件的剖ΐ圖圖係緣示利用習知製程所製造的浮動問極記憶元 步：括-第— 記，二=根據本發明-實施例而製造的浮動間極 圖Λ 4tf圖係根據本發明一實施例，繪示用以製造第3 圖之汗動閘極記憶元件的例示製程。 ㈣“弟 1335640

【主要元件符號說明】 100 浮動閘極記憶細胞 101,102 基板 103,105 擴散區域 104 介電層 106 浮動閘極 108 多晶矽層 107 通道介電層 109 浮動閘極 110 氧化物-氮化物-氧化物層 111 多晶矽間介電層 112 控制閘極多晶>5夕詹 113 控制閘極 114 埋入擴散氧化物 116 埋入擴散區域 200 元件 300 浮動閘極記憶元件 304 第一介電層 306 浮動閘極 310 氧化物氮化物氧化物層 312 第二多晶矽層 313 重疊處 314 第三埋入擴散氧化物 316 埋入擴散區域 400 記憶元件 401 介電層 402 基板 404 第一多晶砍層 405 多晶碎區域（浮動問極） 12 1335640 406 氮化矽層 408 擴散區域 410 氧化物氮化物氧化物層 412 光阻層 414 埋入擴散氧化物 416 第二多晶矽層 430 介電層 432 周邊區域 13

Claims (1)

1*335640 宁華民國發明專利申請案第095127042 無劃線之申請專利範圍替換本 十、申請專利範圍 I ~r fl —.:Ί ι· 一種浮動閘極記憶元件，包括： l— 一基板； J —第一介電層； 至少一埋入擴散區域，其係形成於該基板中； 一浮動閘極，其係形成於該第一介電層之上； 複數個圖案化的第二介電層，其係形成於該浮動閘極之 上； 埋入擴放氧化物，其形成於該複數個 一 ，擴散區域之上並延伸至位於該 下方之该第一介電層之下； 面其動/1極之頂面係高於該埋入擴散氧化物之頂 面且°亥複數個圖案化的第二介電層部分延伸至該埋_ 散氧化物之上。 I刀、呷芏通埋入擴 中該埋人擴Am第11所述之浮動_記憶元件，其 '、政乳化物之—厚度係大於約200埃。 申明專利u第1項所述之浮動閘極記憶元件，其 1335640 中在該第'一介電層之頂面與该埋入擴散氧化物之頂面之間 的一階梯高度，係介於大約300埃至800埃之間。 7. 如申請專利範圍第1項所述之浮動閘極記憶元件，其 中該第二介電層係為一氧化物-氮化物_氧化物（ΟΝΟ)介電 層0 8. —種用以製造一浮動閘極記憶元件之方法，包括： 形成一第一介電層於一基板上； 形成一第一多晶矽層於該第一介電層上； 圖案化並蝕刻該第一多晶矽層以形成一浮動閘極； 形成一埋入擴散區域於該基板中； 形成一第二介電層於該第一多晶矽層之上； 圖案化該第二介電層以定義一埋入擴散區域；以及 形成一埋入擴散氧化物於該埋入擴散區域之中，使得該 埋入擴散氧化物侵入該埋入擴散區域，並延伸至位於該浮 ，，極下方的該第一介電層之一邊緣之下，以增加在該第 二”電層之頂面與該埋入擴散氧化物之頂面之間的階梯高 度。 ’更包括形成並圖 以定義該元件之 9·如申凊專利範圍第8項所述之方法 案化一第二多晶矽層於該浮動閘極之上， 一控制閘極。 一 ί中請專利範圍第8項所述之方法，更包括形成並 / 層以定義-周邊區域，以及利用一熱製程而形 成一周邊氧化物於該周邊區域中。 11.如申請專利範圍第1〇項所述之方法，其中該熱製程 15 亦係用以形成該埋人擴散氧化物。 曰曰石夕第8項所述之方法’其中兮第 曰曰夕層之一厚度係介於、約ι_埃至約2_埃==1 象如中凊專利範圍第8項所述之方法，中該埋入批发 虱化物之一厚度係大於約200埃。 /埋入擴散 介1如申請專利範圍第8項所述之方法，其中在該第二 ϋ: θ之頂面與該埋入擴散氧化物之頂面之間的被增加階 梯向度’係介於大約300埃至800埃之間。

16