CN101090137A - 在虚接地阵列中的浮动栅极单元的装置与制造方法 - Google Patents
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Abstract
一种用以制造浮动栅极存储元件的方法，包括使用具有增大的侵入部分的薄埋入扩散区域，其是通过埋入扩散氧化物层侵入氧化扩散层并位于浮动栅极下的沟道氧化物之下而实现的。此外，该浮动栅极多晶硅层的高度大于埋入扩散层的高度。栅极多晶硅层与埋入扩散层之间所增加的阶梯高度可产生较高的栅极耦合率，且利用虚接地阵列设计时仍然可以允许较小的单元尺寸。
Description
技术领域
本发明的实施例涉及用以制造非易失性存储元件的方法，尤其涉及利用虚接地阵列来制造浮动栅极存储元件的方法。
背景技术
图1为已知浮动栅极存储单元100的示意图。存储单元100包括衬底101，衬底之中则形成有扩散区域103、105。扩散区域对应于场效应晶体管(FET)元件的源极与漏极。根据一个实施例，衬底101可为P型衬底，且扩散区域103与1 05可为N型扩散区域。在其他实施例中，单元100可包括N型衬底101以及P型扩散区域103与105。然而，可以了解的是，通常优选地是使用P型衬底。
单元100还包括栅极介质层，有时称为沟道介质层107，其形成在衬底101上、介于扩散区域103与105之间的位置。接着在栅极介质层107上形成浮动栅极109。浮动栅极典型地由多晶硅所形成。接着，多晶硅间介质层111将浮动栅极109与控制栅极113分隔开。控制栅极113典型地也由多晶硅所构成。多晶硅间介质层111可由例如二氧化硅等材料形成。在其他实施例中，多晶硅间介质层111可包括多层结构，例如氧化物-氮化物-氧化物(ONO)结构。
在操作中，施加一个高电压至控制栅极113，以编程单元100。该电压经由控制栅极电容CCG而耦合至浮动栅极109。该耦合电压会在衬底101的上层、介于扩散区域103与105之间的位置产生反转沟道。接着施加电压到扩散区域103与105，以产生一个大的横向电场，此横向电场会使得载流子从扩散区域流经沟道、而流向另一扩散区域。
耦合至浮动栅极109的电压会产生足以致使某些流向沟道的载流子经由栅极介质层107而流入浮动栅极109的电场。换而言之，耦合至浮接栅极109的电压必须足以产生一个电场，而此电场则可提供载流子足够的能量以允许这些载流子克服栅极介质层107的势垒高度。因此，如上所述，在控制栅极113与浮动栅极109之间的充分耦合是必要的，以确保足够的电场存在而诱使载流子通过浮动栅极109之上的栅极介质层107。
使用虚接地阵列设计来减少浮接栅极存储单元与非易失性存储体产品(例如闪存存储器产品)的单元尺寸，在此领域中已是已知技术。然而，较小的单元尺寸通常需要较小的埋入区域尺寸，而此特点则不一定能够与已知的制造技术兼容。
举例而言，采用已知制造技术制造较小尺寸的埋入扩散区域时，一个可能发生的问题是在控制栅极与浮动栅极之间被减低的栅极耦合率(Gate coupling ratio)。然而充分的耦合是必须的，以确保在存储单元中存在足够电场而能诱使载流子通过沟道氧化物层而进入浮动栅极。
而可以了解的是，栅极耦合比例GCR为栅极电容CCG、源极电容CS、本体电容CB、以及漏极电容CD的函数，如图1所示。上述关系采用以下列方程式定义：
GCR＝CCG/(CS+CB+CD+CCG)
因此，通过增加栅极电容CCG或者减少源极电容CS或漏极电容CD，则可以增加GCR。因此，通过增加在浮动栅极106以及埋入扩散区域116之间的距离，则可以减少源极与漏极电容CS与CD，因而可以增进此存储元件的栅极耦合率GCR。因此，虽然埋入扩散区域的尺寸较小，在虚接地阵列中维持适当的栅极耦合率是非常重要的。
发明内容
一种用以制造浮动栅极存储元件的方法，包括使用具有增大的侵入部分的薄埋入扩散区域，其是由埋入扩散氧化物层侵入扩散区域中、并位于浮动栅极之下而实现的。在浮动栅极之下的增大的侵入部分增加了在浮动栅极与埋入扩散区域之间的阶梯高度。增加的阶梯高度可以产生较大的栅极耦合率，且仍然允许虚接地阵列设计中的较小尺寸单元。
以下详细说明本发明的结构与方法。本发明的以下说明章节并非在于限定本发明。本发明是通过权利要求定义的。本发明的实施例、特征、目的及优点等将可以通过下列说明权利要求的范围和附图来获得充分了解。
附图说明
图1示出了已知浮动栅极存储单元的剖面图；
图1A示出了利用已知工艺所制造的浮动栅极存储元件的剖面图；
图2示出了利用已知制造过程(不包括第四多晶硅步骤)所制造的浮动栅极存储元件剖面图；
图3示出了根据本发明一个实施例而制造的浮动栅极存储单元的剖面图；以及
图4A-4E示出了根据本发明一个实施例，用以制造图3的浮动栅极存储元件的示例工艺。
【主要元件符号说明】
100 浮动栅极存储单元
101，102 衬底
103，105 扩散区域
104 介质层
106 浮动栅极
108 多晶硅层
107 沟道介质层
109 浮动栅极
110 氧化物-氮化物-氧化物层
111 多晶硅间介质层(Inter-poly dielectric lay)
112 控制栅极多晶硅层
113 控制栅极
114 埋入扩散氧化物
116 埋入扩散区域
200 元件
300 浮动栅极存储元件
304 第一介质层
306 浮动栅极
310 氧化物氮化物氧化物层
312 第二多晶硅层
313 重迭处
314 第三埋入扩散氧化物
316 埋入扩散区域
400 存储元件
401 介质层
402 衬底
404 第一多晶硅层
405 多晶硅区域 (浮动栅极)
406 氮化硅层
408 扩散区域
410 氧化物氮化物氧化物层
412 光刻胶层
414 埋入扩散氧化物
416 第二多晶硅层
430 介质层
432 周边区域
具体实施方式
在下述的实施例中，在小尺寸虚接地单元中所增加的栅极耦合率，是通过在制造此单元时在浮动栅极与埋入扩散氧化物之间产生较大的阶梯高度而实现的。形成在浮动栅极之上的介质层经过图案化而定义一个埋入扩散氧化物区域，在其中形成有埋入扩散氧化物。然后，形成埋入扩散氧化物，使得埋入扩散氧化物侵入到扩散区域中、并延伸到浮动栅极的边缘之下。因此，在控制栅极与浮动栅极之间可以维持较大的覆盖区域，进而增加栅极耦合率。
图1A示出了已知浮动栅极存储元件的剖面图，其利用已知工艺制造。如图所示，元件200包括衬底102，并在其中布植有多个扩散区域116。在衬底102上形成介质层104(亦即沟道氧化物层)。然后，在元件200中的各个单元的浮动栅极由多晶硅层106与108形成。这两个层可分别称为第一与第四多晶硅层。在扩散区域116上形成埋入扩散氧化物114，接着在第四多晶硅层108上形成氧化物-氮化物-氧化物层110(亦即多晶硅间介质层)。可以了解的是，埋入扩散氧化物114对应至经过该阵列的埋入扩散线。
然后，在氧化物-氮化物-氧化物层110上形成控制栅极多晶硅层112(亦即第二多晶硅层)。如上所述，随着埋入扩散区域尺寸的缩小，在控制栅极与浮动栅极之间的耦合也会减少。此特点使得小尺寸虚接地单元的制造方法与包括第四多晶硅层108的工艺不兼容。图2示出了利用不包括第四多晶硅层108的传统工艺所制造的浮动栅极存储元件；然而，可以发现的是，仅去掉第四多晶硅层108并不足以提供足够的栅极耦合率来制造有效的存储元件。
因此，图3示出了利用本发明的一个实施例的方法所制造的浮动栅极存储元件300。如图所示，元件300包括第三埋入扩散氧化物314，其在扩散区域316之中及第一介质层304(亦即沟道氧化物层)之下具有增大的侵入部分。此外，在氧化物-氮化物-氧化物层310的顶部以及埋入扩散氧化物314的顶部之间的阶梯高度(h)大于图1A与图2中的对应部分。在图3中，多晶硅层312(第二多晶硅层)位于氧化物氮化物氧化物层310(多晶硅间介质层)之上，而多晶硅间介质层则形成于浮动栅极306之上。如图所示，氧化物氮化物氧化物层310在各单元之间并不是连续的，但确实在区域313处稍微覆盖在埋入扩散氧化物314之上。
如图所示，埋入扩散氧化物314的形成侵入到埋入扩散区域316之中。此外，埋入扩散氧化物层314也延伸到位于浮动栅极306之下的第一介质层304的边缘之下。图中也清楚地描绘出在氧化物氮化物氧化物310的顶部以及埋入扩散氧化物314的顶部之间的阶梯高度(h)。增加的阶梯高度(h)与埋入扩散氧化物314延伸到浮动栅极306之下的部分相结合，可产生较大的栅极耦合率。
需要注意的是，虽然在图3的实施例中说明了氧化物氮化物氧化物层310，但该层也可单纯视为一个介质层。因此，图3的实施例不应视为将本发明的元件与方法限制于使用特定类型的介质层之中，例如氧化物氮化物氧化物层310，并且可以了解的是，任何适合的介质层均可使用于本发明中。
图4A-4E示出了用以制造本发明元件300的示例工艺。首先在图4A中，在衬底402上形成介质层401(亦即沟道氧化物)。举例而言，介质层401可包括二氧化硅。接着，沉积第一多晶硅层404。此第一介质层404的厚度可介于约1000埃(angstrom)至2000埃之间。
接着可以在第一多晶硅层404上沉积氮化硅层406。接着可使用光刻胶(未示出)来图案化第一多晶硅层404与氮化硅层406。经过图案化的层404与406可接着被蚀刻，如图4B所示。接着可以在衬底402中植入并热驱动扩散区域408。举例而言，如果衬底402为P型衬底，则可以在P型衬底402中植入N+型扩散区域408。由于氮化硅层406与第一多晶硅层404做为植入掩膜，因此此工艺可自我对准。
如图4C所示，接着可以移除氮化硅层406，并在栅极多晶硅区域405上沉积氧化物氮化物氧化物层410。多晶硅区域405形成了每个单元的浮动栅极。接着可以利用光刻胶层412对氧化物氮化物氧化物层410进行图案化。接着，可以对图案化后的氧化物氮化物氧化物层进行蚀刻，以定义用以形成埋入扩散氧化物的区域。
如图4D所示，在周边区域432中形成介质层430，而存储阵列的周边元件如阵列驱动器电路等，则形成于周边区域432中。该周边介质层430可以利用光刻胶(未示)对氧化物氮化物氧化物进行图案化之后，形成在衬底402上。此介质层430可利用热工艺而形成在周边区域432中。在特定实施例中，埋入扩散氧化物414也可以在用以形成周边介质层430的热工艺中同时形成。
如图4D所示，热氧化工艺可产生埋入扩散氧化物414，其厚度大于约200埃，但仍然比已知的埋入扩散氧化物薄。埋入扩散氧化物414的形成侵入到扩散区域408之中。如图所示，氧化物氮化物氧化物层410在区域403的位置处覆盖到扩散氧化物414，而在埋入扩散氧化物414的边缘形成如鸟喙状的结构。此鸟喙状结构还部分延伸到浮动栅极405之下。
浮动栅极405与埋入扩散氧化物414的重迭区域可增加栅极耦合率，进而增加在浮动栅极405与衬底402之间的击穿电压。举例而言，在特定实施例中，可实现最高约15伏特的栅极对衬底的击穿电压。
此外，上述工艺在氧化物氮化物氧化物层410的顶部以及埋入扩散氧化物414的顶部之间产生了较大的阶梯高度(h)。如前所述，此较大的阶梯高度(h)也有助于较高的栅极耦合率。在特定实施例中，可实现约300埃至800埃的阶梯高度。
如图4E所示，接着可以在多晶硅间介质层410上沉积第二多晶硅层416。接着，可进行已知的光刻与蚀刻工艺，以形成每个单元的控制栅极。
因此，通过使用如图4所示的工艺，可构建虚接地浮动栅极存储元件，其在浮动栅极与埋入扩散层之间包括了较大的阶梯高度。此外，埋入扩散氧化物可大幅度侵入到扩散区域中。较大的阶梯高度与较大的侵入幅度相结合，可在小尺寸虚接地存储单元中提供充分的栅极耦合率。
虽然已经参考优选实施例描述了本发明，但是本领域技术人员应该理解的是，本发明并不局限于上述内容。本领域技术人员可以设计各种替换方式以及修改样式。特别是，所有在实质上等同于本发明并实现与本发明基本上相同的结果的设计都不会脱离本发明的精神范畴。因此，所有等价的替换方式和修改样式都会落入本发明的权利要求及其等价物的范围之内。任何上述的专利申请以及文档都是作为本发明的参考。
Claims (14)
1、一种浮动栅极存储元件，包括：
衬底；
第一介质层；
至少一个埋入扩散区域，其形成在所述衬底中；
浮动栅极，其形成在所述第一介质层之上；
埋入扩散氧化物，其形成在所述埋入扩散区域上并延伸至位于所述浮动栅极下方的所述第一介质层之下，其中，所述浮动栅极的顶部高于所述埋入扩散氧化物的顶部；以及
第二介质层，其形成在所述浮动栅极上、并部分延伸至所述埋入扩散氧化物之上。
2、如权利要求1所述的浮动栅极存储元件，还包括控制栅极，其形成在所述浮动栅极与所述第二介质层之上。
3、如权利要求2所述的浮动栅极存储元件，其中，所述浮动栅极与所述控制栅极由图案化的多晶硅层形成。
4、如权利要求1所述的浮动栅极存储元件，其中，所述浮动栅极的厚度介于约1000埃至2000埃之间。
5、如权利要求1所述的浮动栅极存储元件，其中，所述埋入扩散氧化物的厚度大于约200埃。
6、如权利要求1所述的浮动栅极存储元件，其中，在所述第二介质层的顶部与所述埋入扩散氧化物的顶部之间的阶梯高度介于大约300埃至800埃之间。
7、如权利要求1所述的浮动栅极存储元件，其中，所述第二介质层为氧化物-氮化物-氧化物(ONO)介质层。
8、一种用以制造浮动栅极存储元件的方法，包括：
在衬底上形成第一介质层；
在所述第一介质层上形成第一多晶硅层；
图案化并蚀刻所述第一多晶硅层，以形成浮动栅极；
在所述衬底中形成埋入扩散区域；
在所述第一多晶硅层上形成第二介质层；
图案化所述第二介质层，以定义埋入扩散区域；以及
在所述埋入扩散区域中形成埋入扩散氧化物，使得所述埋入扩散氧化物侵入所述埋入扩散区域，并延伸至位于所述浮动栅极下方的所述第一介质层的边缘之下，以增加在所述第二介质层的顶部与所述埋入扩散氧化物的顶部之间的阶梯高度。
9、如权利要求8所述的方法，还包括在所述浮动栅极上形成第二多晶硅层并对其进行图案化，以定义所述元件的控制栅极。
10、如权利要求8所述的方法，还包括形成光刻胶层并对其进行蚀刻，以定义周边区域，以及利用热工艺在所述周边区域中形成周边氧化物。
11、如权利要求10所述的方法，其中，所述热工艺还用以形成所述埋入扩散氧化物。
12、如权利要求8所述的方法，其中，所述第一多晶硅层的厚度介于约1000埃至约2000埃之间。
13、如权利要求8所述的方法，其中，所述埋入扩散氧化物的厚度大于约200埃。
14、如权利要求8所述的方法，其中，在所述第二介质层的顶部与所述埋入扩散氧化物的顶部之间的增加的阶梯高度介于大约300埃至800埃之间。
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