TWI331451B - Level shifter circuits - Google Patents

Description

1331451 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種電壓位準移位電路，特別是有 關於一種適用於高頻且低電壓之輸入信號的電壓位準移 , 位電路。 【先前技術】 電壓位準移位電路係將訊號在兩個不同的電壓供應 # 範圍中進行轉換，例如，電壓位準電路可以將由操作在 低電壓下之電路所產生的訊號，轉換到操作在高電壓下 之電路所需的電壓位準範圍。當需要同時使用兩個不同 之操作電壓位準範圍的電路時，電壓位準移位電路就會 被用來將其中一個電路產生的訊號電壓，轉換成在另一 個電路所需之操作電壓位準範圍内。 第1圖係顯示習知的電壓位準移位器10之電路圖， 習知的電壓位準移位器10可由兩個NMOS電晶體 _ 103A、103B，兩個 PMOS 電晶體 104A、104B，以及三 個反相器101、102A與102B所組成，其中輸入信號SIN_ 的電壓位準低於電壓源VDD。當輸入信號SIN為可使 NMOS電晶體103A導通的高電壓時，節點X的電壓會 因NMOS電晶體103A的導通而拉低至Vss，節點X的低 電壓Vss更進一步使PMOS電晶體104B導通，將節點Y 的電壓拉高至VDD，經過兩個反相器102A與102B缓衝 後，使得輸出信號S0UT之電壓位準拉高至VDD。而當輸 0773-A32708TWF;P2006061;alice 5 1331451 入信號SIN為無法導通NMOS電晶體103A之低電壓時， 輸入信號SIN經過反相器101反相後，形成可使NMOS 電晶體103B導通的高電壓。NMOS電晶體103B的導通 使節點Y的電壓拉低至Vss，在經過兩個反相器102A與 , 102B緩衝後，使得輸出信號SOUT之電壓位準拉低為低電 壓 Vss。 * 然而當輸入信號SIN為高頻且低電壓位準範圍的信 號時，由於輸入信號的電壓位準很低，因此當NMOS電 _ 晶體103A的導通時，導通的電流會很小，於是需要較多 . 時間將節點X的電壓拉低至Vss，導致電路的反應速度 . 過慢，例如當輸入信號SIN為5MHz的主時脈信號（Master Clock, MCK)時，由於節點X的電壓變化反應時間會大於 200ns，因此節點X的電壓來不及反應主時脈信號的變 化，而使得輸出信號S0UT之電壓位準來不及改變，導致 電壓位準移位器失去作用。 因此，需要一種改良的設計使得電壓位準移位適用 於高頻且低電壓位準的輸入信號。 【發明内容】 根據本發明之一實施例，一種電壓位準移位電路， 包括一第一第一電晶體，第一第一電晶體之第一極耦接 至第一電壓源，一第一第二電晶體，第一第二電晶體之 第一極耦接至第二電壓源，並且第一第二電晶體之閘極 耦接第一第一電晶體之閘極於一第一節點，一第一第三 0773-A32708TWF;P2006061 ;alice 6 丄幻1451 電晶體，耦接於第一第一電晶體與第— 間:-第-開關，耦接於第—第三電晶體之閘極 電壓源之間，一第二開關，耦接於第一第二:二 :f二電晶體之-第-連接點以及第-節點之;;：2第 ，盗’麵接於—信號輸人電路與第一節點 ，一#電 第-電晶體’第二第一電晶體之第一極 第一第一電晶體，第二第二電晶體之 至第二電壓源，並且第二第二電晶體之閘 3接 第-電晶體之閘極於一第二節點，一第二第曰：-麵接於第二第-電晶體與第二第二電晶體之；：：： 口關，：接於第二第三電晶體之閉極與第二電壓 間’-第四開關，耦接於第二第二電晶體 晶體之-第二連接點以及第 ：：第二電 耦接於第一第二電晶體之閘極與第一連接點之 二開關’麵，於第—第三電日日日體之間極與第二連接點之 y -反相α，_接於第—節點與第二節點之間， 土端、’用以輸出-輸出信號，以及-第七開關，耦接： 第一連接點與輸出端之間。 ； 根據本發明之另—音始加 _ 路，包括-第一 m:s/a : 電日日體，弟一 PMOS電晶#夕馮 極^至第-電壓源，-第一 NM〇s電晶體，第一== 電曰曰體之源極麵接至第二電麗源’並且第- NMOS電曰 體之閘極耦接第一 PM0S電晶體之閘極於一第一節點:曰 一第二削S電晶體，_於第—PM〇s電晶體與第一 〇773-A32708TWF;P2006061;aIice 7 1331451 NMOS電晶體之間，一第一開關，耦接於第二PMOS電 晶體之閘極與第二電壓源之間，一第二開關，耦接於第 一 NMOS電晶體與第二PMOS電晶體之一第一連接點以 及第一節點之間，一電容器，耦接於一信號輸入電路與 第一節點之間，一第三PMOS電晶體，第三PMOS電晶 體之源極耦接至第一電壓源，一第二NMOS電晶體，第 二NMOS電晶體之源極耦接至第二電壓源，並且第二 NMOS電晶體之閘極耦接至第三PMOS電晶體之閘極於 1 一第二節點，一第四PMOS電晶體，耦接於第三PMOS • 電晶體與第二NMOS電晶體之間，一第三開關’耦接於 ， 第四PMOS電晶體之閘極與第二電壓源之間，一第四開 關，耦接於第二NMOS電晶體與第四PMOS電晶體之一 第二連接點以及第二節點之間，一第五開關，耦接於第 四PMOS電晶體之閘極與第一連接點之間，一第六開關， 耦接於第二PMOS電晶體之閘極與第二連接點之間，一 反相器，耦接於第一節點與第二節點之間，一輸出端， 用以輸出一輸出信號，以及一第七開關，搞接於第二連 接點與輸出端之間。 【實施方式】 為使本發明之製造、操作方法、目標和優點能更明 顯易懂，下文特舉幾個較佳實施例’並配合所附圖式’ 作詳細說明如下： 實施例： 0773-A32708TWF;P2006061 ;alice 8 1331451 第2圖係顯示根據本發明之一實施例所述之電壓位 準移位電路20，電壓位準移位電路20包括兩個NMOS 電晶體203A、203B，四個PMOS電晶體204A、204B、 205A、205B以及三個反相器101、102A、102B，其中 _ PMOS電晶體204A與204B之源極分別耦接至電壓源 VDD， PMOS電晶體204A之閘極耦接至節點A，PMOS 電晶體204B之閘極耦接至節點B，並且反相器101耦接 於節點A與節點B之間。NMOS電晶體203A與203B之 ® 源極分別耦接至電壓源Vss，NMOS電晶體203A之閘極 耦接至節點A，並且NMOS電晶體203B之閘極耦接至節 點B。PMOS電晶體205A耦接於PMOS電晶體204A與 NMOS電晶體203A之間，PMOS電晶體205B耦接於 PMOS.電晶體204B與NMOS電晶體203B之間。電壓位 準移位電路20更包括複數開關，其中開關211耦接於 PMOS電晶體205A之一閘極與電壓源Vss之間，開關212 耦接於節點C與節點A之間，開關213耦接於PMOS電 • 晶體205B之一閘極與電壓源Vss之間，開關214耦接於 節點D與節點B之間，開關215耦接於PMOS電晶體205B 之閘極與節點C之間，開關216耦接於PMOS電晶體205A 之閘極與節點D之間，開關217耦接於節點D與反相器 102A之間。第2圖中所示的電壓位準移位電路20更包 括電容器206以及一輸入電路2卜輸入電路21具有開關 218耦接輸入信號SIN至節點E，以及開關219耦接電壓 源VREF至節點E，其中輸入信號SIN可為一交流信號源’ 0773-A32708TWF;P2006061;alice 9 1331451 電壓源VREF可為〇·5倍Vdd，而電容器2〇6耦接於節點a 與節點E之間。 ‘‘” 第2圖中所示的電壓位準移位電路2〇，其中開關 21卜212、213、214以及219係根據控制信號s|執二切 換之動作，而開關215、216、217、218係根據控制作號 S2執行切換之動作，其中控制信號s i與控制信號s 2 ^ ^ 反相’以控制電壓位準移位電路2〇操作於兩個不同的階

第3圖係顯示第2圖中所示之電壓位準移位電路如 的第位準移位電路20的第-階段係利用於 制信號Si將開關21卜212、213、214以及219導通，^ 此時開關215、216、217、218無法導通而形成開路。如 第3圖中所示’由於開關211導通，電壓源使咖s 電晶體205A導通進而將PM0S電晶體2〇4A之汲極耦接 至，應OS f晶體203A之沒極，形成一反相器電路，其 中節點A為反相器之輸入端，節點c為反相器之輸出端： 由於開關212也導通，將反相器之輸入端與輸出端短路， 因此此輸入端與輸出端短路的反相器電路於節點A形成 一f流偏壓vINV，vINV之電壓值可介於v〇D與Vm之間， 隨著PMOS電晶體204A與NMOS電晶體203A的尺寸比 例變化而改變。同時由於開關219導通，將電壓源〜f 耦接至節點E，因此節點A與節點E分別具有電壓值：F 與進而於電容器206的兩端形成一跨壓( 第4圖係顯不第2圖中所示之電壓位準移位電路π 0773-A32708TWF;P2006061;alioe 10 1331451 的第二階段，電壓位準移位電路20的第二階段係利用控 制信號S2將開關215、216、217與218導通，而此時開 關211、212、213、214以及219無法導通而形成開路。 由於電壓位準移位電路20在第一階段於電容器206的兩 端形成一跨壓（Vinv_Vref) ’而輸入信號Sin為·一電壓位準 較低的交流信號。當輸入信號SIN的電壓位準VIN為可使 NMOS電晶體203A導通的相對高電壓時，由於電容器 206的兩端具有跨壓（Vinv_ Vref)，因此卽點A的電磨位準 鲁 可被提南至Vin+(Vinv_ Vref) ’節點C的電壓位準也會因 NMOS電晶體203A的導通而拉低至Vss。另一方面輸入 信號SIN經過反相器101反相後，於節點B形成可使 PMOS電晶體204B導通的低電壓，又節點C的低電壓 Vss更進一步使PMOS電晶體205B導通，將節點D的電 壓拉高至VDD，在經過兩個反相器102A與102B緩衝後， 使得輸出信號S〇UT之電壓位準拉南至Vdd。而當輸入信 號SIN為無法使NMOS電晶體203A導通的低電壓時，輸 ® 入信號SIN經過反相器101反相後，形成可使NMOS電 晶體203B導通的高電壓。NMOS電晶體203B的導通使 節點D的電壓拉低至Vss，在經過兩個反相器102A與 102B緩衝後，使得輸出信號S0UT之電壓位準拉低至Vss。 由於電容器206兩端的跨壓（Vinv-Vref)可將郎點A 的電壓位準提高，當輸入信號SIN為高頻且低電壓位準範 圍的信號時，NMOS電晶體203A的閘極電壓可透過電容 器206兩端跨壓而被提雨至Vin+(Vinv-Vref)，較局的閘 0773-A32708TWF;P2006061 ;alice 11 1331451 極電壓可產生足夠的驅動電流，因此根據本發明之實施 J所示之電壓位準移位電路2〇可反應高頻且低電壓位準 摩巳圍之輸入信號SIN的改變，將節點C的電壓迅速拉低至 VSS，並將PMOS電晶體205B導通，使得輪出信號s〇ut 之電壓位準可拉高至VDD。

第5圖係顯示根據本發明之一實施例所述之電壓位 準移位器之各節點之電壓位準與信號源之波形圖，其中 輸入信號sIN為電壓位準介於0〜2V，頻率為5MHz的主 時脈信iiRST為一控制信號，用以重置電容器施，以 避免電容器2G6的滲漏(leakage)現象影響電壓位準移位 電路20的運作，為一 〇8v的直流信號。待電路重 置完成’節點A帽位準開始隨著輸入信號&的變 =變’由於節點A具有電壓Vin+(Vinv_Vref)，節點 t =可被提高至，足以反應主時脈信號的 快速、交化，因此輸出信號S〇UT可輸出相對應之電壓位準 移位結果。 ^發明雖以較佳實施例揭露如上，’然其並非用以限 疋本^月的範圍’㈣熟習此項技藝者，在不脫離本發 明之知神和範圍内，#可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申嗜直 交1^了 & T巧專利範圍所界定者為 平 【圖式簡單說明】 第1圖係顯示―電麼位準移位器電路圖。 〇773-A327〇8TWF；P2〇〇6〇61 ;alice 12 1.331451 第2圖係顯示根據本發明之一實施例所述之電壓位 準移位器電路圖。 第3圖係顯示根據本發明之一實施例所述之電壓位 準移位器電路圖之第一階段。 第4圖係顯示根據本發明之一實施例所述之電壓位 準移位器電路圖之第二階段。 第5圖係顯示根據本發明之一實施例所述之電壓位 準移位器之各節點之電壓位準與信號源之波形圖。

【主要元件符號說明】 10、20〜電壓位準移位器； 21〜輸入電路； 101、102A、102B〜反相器； 103A、103B、203A、203B〜NMOS 電晶體； 104A、104B、204A、204B、205A、205B〜PMOS 電 晶體；

211、212、213、214、215、216、217、218、219 〜 開關； A、B、C、D、E、X、Y〜節點； RST、S!、S2〜控制信號；

Sin〜輸入信號； S0UT〜輸出信號；

Vdd、Vss、Vref〜電壓源；

ViN、Vinv〜電壓。 0773-A32708TWF;P2006061;alice 13

Claims (1)

1331451 _ - 第96105668號申請專利範圍修正本 9$ 5月6日^修正日期：99.5.6 十、申請專利範圍： 1.一種電壓位準移位電路，包括： 一第一第一電晶體，上述第一第一電晶體之一第一極 耦接至一第一電壓源； 一第一第二電晶體，上述第一第二電晶體之一第一極 耦接至一第二電壓源，並且上述第一第二電晶體之一閘極 耦接上述第一第一電晶體之一閘極於一第一節點； 一第一第三電晶體，耦接於上述第一第一電晶體與上 *述第-第二電晶體之間； 一第一開關，耦接於上述第一第三電晶體之一閘極與 上述第二電壓源之間； 一第二開關，耦接於上述第一第二電晶體與上述第一 第三電晶體之一第一連接點以及上述第一節點之間； 一電容器，耦接於一信號輸入電路與上述第一節點之 間； Φ 一第二第一電晶體，上述第二第一電晶體之一第一極 耦接至上述第一電壓源； 一第二第二電晶體，上述第二第二電晶體之一第一極 耦接至上述第二電壓源，並且上述第二第二電晶體之一閘 極耦接至上述第二第一電晶體之一閘極於一第二節點； 一第二第三電晶體，耦接於上述第二第一電晶體與上 述第二第二電晶體之間； 一第三開關，耦接於上述第二第三電晶體之一閘極與 上述第二電壓源之間； 0773-A32708TWFl(20100304) 14 1331451 修正曰期：99.5 6 第96105668號申請專利範圍修正本 一第四開關，執接於卜十、窜 第三電曰俨之一望弟二電晶體與上述第二 二-弟一連接點以及上述第二節點之間. -第五開關’耦接於上述第’ 與上述第-連接點之間；¥弟―電日日粗之上述閘極 -第六開關’耦接於上述第 與上述第二連接點之間； 弟-電阳體之上述閘極 間；-反相器，_於上述第_節點與上述第二節點之 -輸出端，用以輸出一輸出信號；以及 間。一第七開關’叙接於上述第二連接點與上述輸出端之 2.如申請專鄕㈣I項所述 其中上述信號輸入電路包括： 作位電路， 間;八開關’耦接於一交流信號源與上述電容器之 間。一第九開關，純於—第三㈣源與上述電容器之 3. 如申請專利範圍第$頊 其中上述第、上^ ^電壓位準移位電路， 第四κ b处第幵1關、上述第三開關、上述 ^動:關以及上述第九開關根據一第一控制信號執行切換 4. 如申請專利範圍第3頊所 1中上诚笼$ „μ '斤以之電壓位準移位電路， 述第二述第六開關、上述第七開關以及上 開關根據一弟二控制信號執行切換之動作。 〇*77^-A327〇8TWFl (20100304) 15 1331451 修正日期：99.5.6 .第96]05668號申請專利範圍修正本 如申專利範圍第4項所述之電壓位準移位電路， 其中上述第一控制信號與上述第二控制信號互為反相。 6·如^請專利範圍第1項所述之電壓位準移位電路， 其中上述第第二電晶體耦接於上述第一第一電晶體之一 第二？與上述第一第二電晶體之一第二極之間，並且上述 第二第三電晶軸接於上述第H晶禮之-第二極與 上述第二第二電晶體之一第二極之間。 7.如申明專利旄圍第丨項所述之電壓位準移位電路， 更包括-反相器組’具有偶數個串聯之反相器，用以緩衝 上述輸出信號。 8.如申請專利範圍第2項所述之電壓位準移位電路， 其中上述第三電壓源之—電壓值為上述第—電㈣之一電 壓值的0.5倍。 9.一種電壓位準移位電路，包括： 一第- PMOS電晶體，上述第—pM〇s電晶體之一源 φ 極耦接至一第一電壓源； 一第一 NMOS電晶體，上述第_ NM〇s電晶體之一 源極耗接至-第二電壓源，並且上述第__ NM〇s電晶體之 一閘極_接上述第〜PM0S f晶體之一閑極於一第一節 第一 PMOS電晶體，輕接於上述第—pM〇s電晶體 與上述第一 NMOS電晶體之間； -第-開關，耦接於上述第二PM〇s電晶體之一閘極 與上述第二電壓源之間； 0773-A32708TWF1 (20100304) 16 1331451 第96105668號申請專利範圍修正本 修正日期：99.5.6 一第二開關，耦接於上述第一 NMOS電晶體與上述第 二PMOS電晶體之一第一連接點以及上述第一節點之間； 一電容器，麵接於一信號輸入電路與上述第一節點之 間； 一第三PMOS電晶體，上述第三PMOS電晶體之一源 極耦接至上述第一電壓源； 一第二NMOS電晶體，上述第二NMOS電晶體之一 源極耦接至上述第二電壓源，並且上述第二NMOS電晶體 之一閘極耦接至上述第三PMOS電晶體之一閘極於一第二 印點， 一第四PMOS電晶體，耦接於上述第三PMOS電晶體 與上述第二NMOS電晶體之間； 一第三開關，耦接於上述第四PMOS電晶體之一閘極 與上述第二電壓源之間； 一第四開關，耦接於上述第二NMOS電晶體與上述第 四PMOS電晶體之一第二連接點以及上述第二節點之間； 一第五開關，耦接於上述第四PMOS電晶體之上述閘 極與上述第一連接點之間； 一第六開關，耦接於上述第二PMOS電晶體之上述閘 極與上述第二連接點之間； 一反相器，耦接於上述第一節點與上述第二節點之 間； 一輸出端，用以輸出一輸出信號；以及 一第七開關，耦接於上述第二連接點與上述輸出端之 0773-A32708TWF1 (20100304) 17 1331451 m 第96105668號申請專利範圍修正本 修正日期：99.5.6 間。 10. 如申請專利範圍第9項所述之電壓位準移位電 路，其中上述信號輸入電路包括： 一第八開關，耦接於一交流信號源與上述電容器之 間，以及 ' 一第九開關，耦接於一第三電壓源與上述電容器之 間。 11. 如申請專利範圍第10項所述之電壓位準移位電 • 路，其中上述第一開關、上述第二開關、上述第三開關、 上述第四開關以及上述第九開關根據一第一控制信號執行 切換之動作。 12. 如申請專利範圍第11項所述之電壓位準移位電 路，其中上述第五開關、上述第六開關、上述第七開關以 及上述第八開關根據一第二控制信號執行切換之動作。 13. 如申請專利範圍第12項所述之電壓位準移位電 φ 路，其中上述第一控制信號與上述第二控制信號互為反相。 14. 如申請專利範圍第9項所述之電壓位準移位電 路，更包括一反相器組，具有偶數個串聯之反相器，用以 緩衝上述輸出信號。 15. 如申請專利範圍第9項所述之電壓位準移位電 路，其中上述第二PMOS電晶體耦接於上述第一 PMOS電 晶體之一汲極與上述第一 NMOS電晶體之一汲極之間，並 且上述第四PMOS電晶體耦接於上述第三PMOS電晶體之 一汲極與上述第二NM0S電晶體之一汲極之間。 0773-A32708TWFl(20100304) 18 1331451 第96105668號申請專利範圍修正本 修正日期：99.5.6 1 6.如申請專利範圍第1 0項所述之電壓位準移位電 路，其中上述第三電壓源之一電壓值為上述第一電壓源之 一電壓值的0.5倍。 0773-A32708TWF1 (20100304) 19