TWI330945B - Delay control circuit - Google Patents
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Description
1330945 18674twf.d〇c/e 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種可調整信號延遲的延遲控制電路，且 特別是有關於一種可以分開控制信號的正緣延遲時間及負緣 延遲時間的延遲控制電路。 ' 【先前技術】 當高速數位傳輸介面在傳送資料時’通常需要配合一取樣 信號（例如時脈信號或閃頻信號）的時序，作為接收端取樣的 • 依據。而傳送端在傳送資料時，須與取樣信號保持一定的時序 關係（例如依據取樣信號的正緣觸發或是負緣觸發），以保障 能有最大的設定(SETUP)或保持時間裕度(TIME MARGIN)。 . 在實際應用上，傳送端或接收端需對取樣信號做一些時間 延遲的微調以保持時間裕度。在傳統技術中，取樣信號的延遲 通常由延遲單元(PROGRAMMABLE DELAY CELL)或延遲鎖 - 定迴路(DELAY LOCK LOOP)來實現。不論是延遲單元或延遲 鎖定迴路’通常會對取樣信號的正緣與負緣進行相同的延遲。 也就是說’取樣信號的正緣延遲時間會等於負緣延遲時間。 ® 在某些只使用單一取樣緣（正緣或負緣）的系統中’這樣 的設計是沒有問題的。然而，在更高速的系統中（例如採用 ΑΤΑ介面中ULTRA DMA傳輸模式的系統或DDR SDRAM系 統）’會同時使用取樣信號的正緣及負緣作為資料傳輸的依 據。因此，傳統的延遲電路便很難同時兼顧正緣及負緣的時間 裕度。 圖1為根據傳統技術之延遲控制電路之電路圖。延遲控制 電路200包括延遲單元212、214、及閘222、或閘224及選擇 5 1330945 18674twf.doc/e „σ 230其中延遲器212與214組成延遲單元210。及閘222 與或閘224組成信號調整調單元22〇。輸入信號ΙΝΤ經由不同 的延遲後（延遲單元212的延遲時間為DA+DB，而延遲單元 214則的延遲時間為剛，產生延遲輸入信號 DS卜DS2，並 經由^閘222輸出正緣延遲信號DRS，經由或閘224輸出負緣 延遲^號DFS。然:後，選擇器23G則經由控制信號CS決定輸 出的信號為正緣延遲信號DRS或負緣延遲信號 DFS。圖2與 圖1主要的差異在於信號調整電路22〇與信號調整單元12〇， 兩者電路結構不同。接下來以美國專利第腦似·號進一 說明傳統技術之延遲控制電路。 圖2A為根據美國專利第⑽们·號之延遲控制電路之 電路圖=遲控制電路丨⑽包括㈣單元nG與魏調整單元 =0°延遲早π 110根據控制信號DR[2:()]、控制信號卿, 輸出延遲輪人信號·、DS2至信號調整單元12 ，OUT Li 又電路122的輸出為邏輯低電位，則輸出信號ουτ 進行”或，，邏輯運算後之結果。若比 入信號服、⑽進行，，及，，邏輯運算後之結果。从遲輸 圖2A之電路架構雖可調整輸入信號财 其信號調整單元12〇之電路架槿媒e逖旰間仁 號DR_、DF，信號調‘mm言 構較為複雜（其電路架構請參照美國專利第 )。所以’當利用信號調整單元12〇處理較』 率的輸入信號ΙΝΤ時，其延遲時間即愈難掌握。因為每= 1330945 18674twf.doc/e 輯閘皆會影響輪出信號QUT與輸人信號INT之間的延遲時 間。另外’ k號調整單元120在處理輸入信號INT時，其適用 的工作範圍（輸入信號INT的頻率，以及延遲時間的微調）也 會受到控制信號DR[2:0]、DF[2:0]頻率的限制。因為輸出信 號0UT是經由控制信號DR[2:0]、DF[2:0]與延遲輸入信號 DS1、DS2進行邏輯運算而得。 圖2B為根據美國專利第US6424197號之延遲單元之電路 ，。如圖所示，利用多個緩衝器串接來延遲輸入信號INT， • 每一個緩衝器輪出不同延遲時間的輸入信號INT。接著，經由 圖2C中的多工器，根據控制信號DR[2:〇]、控制信號 DF[2:0]，輸出所需的延遲輸入信號DS1、DS2。 .二根據延遲輸人信號DS卜DS2，產生輸出信號 彳g说OUT則為延遲輸入信號DS1、DS2進行，，及，，或者，，或，，邏 .輯運算後之結果。上述電路操作細節請參照美國專利第 US6424197 號。 ^ 从上，圖2A、2B、2C所示之延遲控制電路在實際應用時， 力延遲單兀110所輸-出的延遲輸入信號之間的延遲時間相差 太大’則可能造成輪出信號〇υτ錯誤的狀況。如圖2〇所示： 其中，輸入信號INT的脈波寬度為w，若其正緣延遲 DR’負緣延遲時間為加，則其輸出信號的波形應為出ς 細。但由於延遲單元11〇所對應輸出的信 = 信號DS1、DS2。因此，經過信號調整單元丨20所輸出 波开>則可能變為錯誤的輸出信號〇UT2。 、 而上述圖1與圖2Α之延遲單元210、110,通常為客 遲器相互串接而成，每一個延遲器可能會因為個別製程 1330945 18674twf.doc/e 差異，而影響其延遲時間。尤其在 定性更可能造成輸出信號的錯誤。因此rfr調，這種不確 對於延遲時間的控制，將使得延遲 =善傳統電路尹 更適用於高頻率信號的延遲控制。μ路的輪出更為穩定， 【發明内容】 有鑑於此，本發明的目的其中之 =於輸入信號的延遲控制，可分別二 適用，頻率的輸-^ 整輸入信號的工作週期之再控制電路，先調 的正緣延遲時間與負緣延遲時間可时開調ί遲。使輸入信號 鎖相中之一是在提供一種延遲控制電路，利用 間，使延馳壓來娜麵延遲11的延遲時 控延遲II的輯. ㈣出糕，㈣顧控制壓 包括與其他目的’本發明提出—種延遲控制電路， - I遲早凡、信號調整單元、選擇器以及第二延遲單 遲用以延遲輸入信號，並產生延遲輸入信號。 調f早70雛至第—延遲單元，根聽人錢與延遲輸入 二:i輸出正緣延遲信號與負緣延遲信號。選擇器耗接至信號 ^中早:’根據控制信號’輸出正緣延遲信號與負緣延遲信號 ^之一。第二延遲單元耦接至選擇器，用以延遲選擇器之輸 出’並輸出一輪出信號。 n右調整控制信號’則選擇器根據調整後之控制信 U切換並輸出正緣延遲信號與負緣延遲信號其中之一。 1330945 18674twf.doc/e 在本發明-實施射，上述之信號調整單元包括— 閘’上述之及閘搞接於第-延遲單元與選擇器之間㈣^ 遲輸入信號與輸人信號，輸出正緣延遲信號至選擇3 :=問，输至第-延遲單元與選擇器之間，並根據延遲輸^ 號與輸入信號，輸出負緣延遲信號至選擇器。 β 為達成上述與其他目的’本發明提出―㈣壓延 鎖相迴路、延遲單元、大碼單元、小碼單元、則目 ^ =單Μ及選㈣。鎖相迴職據—時脈錄 ^ ，。延遲科用以接收—輸人信號’並根據延遲電 N個延遲輸人信號’ N為正整數。大碼單元 =出 用以輸出N個第一轉換信號，而小碼單元同 ）出鈿， 端，用以輸出N個第二轉換錢。上述之N個及閘，^輸= 及閘可具有三個輸入端，並分別耦接於大弓 輸出端，並根據延遲輸入信號、第ί轉元的 號，輸出Ν健算錢。 *亂如科二轉換信 ^調整單元_至上述Ν個及閘的輸出端 =輸出正緣延遲錢與負緣延遲信號。選擇 並:=號’輪出正緣延遲信號與負緣延= 第二轉換信號與運算信號為—對一。 則5號、 ίΐΓ匕實施例中，上述之信號調整單元包括第—及閘與第 y n閘減於上述Ν個及閘與選擇器 據運算信號，輸出正緣延遲信號至選擇器二接乂 ==擇器之間，並根據運算信號 1330945 18674twf.doc/e 本發明透過工作週期調整 分開控制信號的正緣之延遲時調整兩個步驟，達成同時 用鎖相迴路使得正緣及之延遲時間。另外，利 用小碼單元及大碼單元來解決1時間、的調整更為精準，而利 延遲時間所會發生的問|傳、敲》開控制正緣及負緣之 懂，τ^ ^ 【實施方式】 属。所附圖式’作詳細說明如下。 圖3A為根據本發明一實施例 延遲控制電路包括工作週期(D : =之方塊圖。 遲調整單元320。工作週期調整n^LE)調整I元310與延 人信號INT的工作週期，加夫二a可依攻計需要調整輸 作週期，然後輸出信號TMP。而“二‘:入=INT的工 信號™P進細，進而形負責對 Η烟:輸入仏號耐的正緣延遲時間與負緣延遲時間需要分 開調整，則輸出信號〇υτ可具有 而要刀 時間大於負緣延遲時間（DR〉t 正緣延遲 負緣延遲時間⑽<DF)。以下===時間小於 3B , m ^ , ^ r 0兄月叫问時參照圖3A盥圖 為根據本實施例之信號時序圖。 /、 先若欲產生(A)狀態，其信號波形則如目3B-(a)所示. ” 調整單元320對錢™P進行延遲時，通常會對 =緣彳°因此，若欲產 則可Ιίί ㈣時間DF的輸出信號0UT， 由整輸人信號INT駐作週期。在本實施例中，則先經 。期調整單元310縮小輸入信號INT @工作週期，也就 1330945 18674twf.doc/c 是先將輸入信號INT的正緣往後移，如圖3B(A)中之信號 TMP。因此，當仏號TMP的正緣與負緣再受到延遲調整單元 320相同的延遲時，輸入信號INT的正緣則會產生較高的延遲 (因為要加上工作週期單元31〇將其正緣向後移的時間）。也 就是說，輸入信號OUT的正緣延遲時間DR會大於負緣延遲 時間DF ’如圖3B-(A)中之輸出信號〇υτ所示。
反之，若欲產生(Β)狀態，即正緣延遲時間DR小於負緣 延遲時間DF的輸出信號0UT。在本實❹】中，則先經由工作 週期調整單元31G加大輸人信號INT的工作週期也就是先將 輸入信號INT的負緣往後移，如^ 3B_(B)中之信號τΜρ。因 此’當信號ΤΜΡ力正緣與負緣受到相同的延遲時輸入信號 ^的負緣也就相對會產生較多的延遲（因為要加上工作週期 U 單几MO將其負緣向後移的時間）。也就是說輸出信號OUT 的正緣延遲時間DR會小於負緣延遲時DF，如“二 之輸出信號OUT所示。 k λ _ 〜接下來進-步說明本實施例之電路架構，圖4α為根據本 貫施例之延遲控制電路之電路圖。以下說明請同時來 3Α」延遲控制電路彻包括工作週期調整單元31〇與延遲 整早元320。工作週期調整單元31〇包括 調整單元420與選擇器430 (多工器） ；元= ，單元44。所構成。其中，信號調整單=二及 二及之Γ2與或_則分職接於 之遲早το 410與選擇裔430之間，延遲單元44〇 43〇的輸出。在本實施财，延遲單元41q的延遲時間為^擇^ 1330945 18674twf.doc/e 而延遲單元440的延遲時間為db，其時間長短可依設計需求 而定。 在工作週期調整單元310中，延遲單元410用以延遲上述
之輸入信號INT ’並產生一延遲輸入信號DS。輸入信號INT 與延遲輸入信號DS經由及閘422，輸出一正緣延遲信號 DRS。輸入信號INT與延遲輸入信號仍經由或閘424，輸出 一負緣延遲信號DFS。選擇器430根據控制信號cs，輸出上 述之正緣延遲信號DRS與負緣延遲信號DFS其中之一。因 • 此，工作週期調整單元310所輸出的信號TMP即為正緣延遲
“號DRS與負緣延遲信號DFS其中之一。然後，信號TMP 再經由延遲調整單元320中之延遲單元440作適當的延遲後， * 即產生所需的輸出信號OUT。其中，若輸出正緣延遲信號 D_RS ’則輸出信號out的正緣延遲時間大於負緣延遲時間。 右輸出負緣延遲信號DFS，則輸出信號ουτ的負緣延遲時間 大於正緣延遲時間 。在本實施例中，控制信號CS可利用其邏輯電壓位準（邏 輯1或邏輯0)來控制選擇器430的輸出。例如控制信號CS 為，輯〇時’選擇器430輸出上述之正緣延遲信號DRS。當控 制信號CS為邏輯1時，選擇器43〇輸出上述之負緣延遲= DFS。當然，在本發明另一實施例中，反之亦可。 、 接下來’以圖犯說明本實施例之信號時序關係。圖犯 ^根據圖4A之錢時序圖。以下說明請同時參照圖4八與圖 首先，輸入信號INT經由延遲單元41〇延遲後， 遲輸入信號DS。延遲輸入信號DS輸入信號相差的時序為延 12 18674twf.d〇c/< ^日=DA。然後，及閘422根據延遲輸入信號DS與輸入信 T，產生正緣延遲信號DRS ,如圖4B_(A)。或閘424根 2遲輸入信號DS與輸人信號贿，產生負緣延遲信號 43偶。正緣延遲信號DRS即是調整輸人信號耐 敕/週期’使其正緣向後移，而負緣延遲信號DFS即是調 則^!!號附的工作週期’使其負緣向後移。選擇器430 '工制㈣cs ’輸出相對應之信號TMp。然後，經由延 440進行延遲後’其延遲時間為da，產生輸出信號 時門中’若欲產生正緣延遲時間DR大於負緣延遲 於山〜出、號〇1；丁，則令控制信號⑶為邏輯〇,選擇 ^丨上述之正緣延遲信號DRS。若欲產生正緣延遲時間 為 ==:的輸出信號_則令控制信號CS 選擇器430輸出上述之負緣延遲信號DFS。 缝’當控制錢CS為邏輯G時，輸出信號0UT的正 遲日存p/n間DR為延遲時間DA加上延遲時間DB，而負緣延 為邏口==4B雜示。當控制信號 DR W⑵咖域〇UT的緣延料間DR為延遲時間 如圖時間Μ則為延遲時間DA加上延遲時_， 圖ίΛ為根據本發明另一實施例之延遲控制電路之電路 可為-多工= (Μ)與選擇器530(在本實施例中 人信號！NT i中^二Γ51(Μ)相互串接並逐級延遲輸 " 乙遲态51丨〜51(Μ)可依照設計需求設定 1330945 18674twf.doc/e 不同的延遲時間。輸入信號INT與每—延遲^ 5ii〜5i(m)的 輸出端皆純至選擇器530。因此，選擇器別可依設計需求， 選擇相對躺信號作為延遲輸人信號Ds。而延遲輸人信號μ 的延遲時間則視選擇器530的選擇而定。 延遲單元440包括延遲器541〜54⑼與選擇器奶，延遲 器54^54^逐級延遲選擇n 43〇所輪出的信號τΜρ，然後 經由選擇H 535選擇並產生Μ錢贿。延遲單元应 延遲單元主要在於延遲㈣數f不同，其餘電路動作原理
類似，在本技術賴具有通常知财，顯本發明之揭露應可 輕易推知，在此不加累述。 圖6為根據本發明另一實施例之延遲控制電路之電路 圖。延遲控制電路_包括延遲單元6〇5、信號調整單元42〇 以及選擇H 430。延遲單元6G5包括鎖相迴路_、多個壓控 延，器（簡稱VCD) 611〜617以及選擇器618、619。信號調 整早疋420以及選擇器43〇的電路動作原理 似，在此不加累述。 貝如賴 η „迴路620包括相位摘測器627、電荷幫浦628與多個 U1稱VCD) 621〜626。相位價測器627根據時 CLK與延遲時脈信號DCLK的相位比較結果控制電 何幫浦628所產生的延遲電Mvp。壓控延遲器621〜62 壓W調整個別的延遲時間。經由相位偵測器 =疋的相位相差值，可以產生一穩定的延遲電壓V卜每一個 i=H621^26根據延遲雜vp，產生相同且穩定的延 遲時間。例如’右相位偵測器627設定相位差所對應的時間為 1330945 18674twf.doc/e 每7個壓控延遲器621〜626的延遲時間為⑽ (6.6NS除以壓控延遲器621〜626的個數）。 延遲單元605利用延遲電壓νρ來控·控延遲器川〜μ? 個別的延遲時間，並逐級延遲上述延遲器6ιι所接收之古 Π，每一個延遲器611〜617的輸出端則對應輸出繼 遲時間舰遲輸人信^選抑618根據㈣錢DR[2.0]、 延遲器611〜617的輸出端’選擇延遲輸入信號 化號處理單元420。因此，例如圖5實施例中之
延遲単70 440之延遲功能可以直接整合至延遲單元605之中。 利用延遲輸人信號·、DS2的組合，即可對應輸出不同正緣 延遲時間或負緣延遲時間的輸出信號〇υτ。例如，若延遲輸 入信號㈣的延遲時間為（DA+DB),延遲輸入信號ds2的 L遲寺間為DB，則即可產生與圖4A實施例相同的輸出信號 OUT。 延遲輸入信號DS1、DS2經由及閘422輸出正緣延遲信號 DRS1，經由或閘424輸出負緣延遲信號DFS1。由於延遲輸入 信號DS卜DS2皆為延遲過之輸人信號耐。因此，與輸入信 號INT相比較，不論是正緣延遲信號DRS1或負緣延遲信號 DFS1，皆至少具有延遲時間DB。也就是說，圖6中之延遲單υ 兀6〇^具有圖4中延遲單元410與延遲單元440的效果。因此， 圖6實施例之延遲控制電路具有簡化電路架構，降低成本，以 及使延遲時間更為準確的效果。圖6實施例之延遲控制電路之 其餘操作細節請參照圖4A實施例之說明，在此不加累述。 圖7A為根據本發明另一實施例之延遲控制電路之電路 圖。延遲控制電路7〇〇包括鎖相迴路62〇、延遲單元71〇、及
15 1330945 18674twf.doc/e 閘791〜798、信號調整單元720、大碼單元78〇、小碼單元781 以及選擇器730、782、783。鎖相迴路620根據一時脈信號 CLK，輸出一延遲電壓VP，延遲單元71〇用以接收輸入信號 INT，並根據該延遲電壓vp，輸出N個延遲輸入信號，壓控 延遲器的個數可依所需的延遲時間而決定。在本實施例中二 等於8。延遲單元71〇輸出8個延遲輸入信號，其中之一包括 輸入信號INT。 大碼單元780與小碼單元781分別具有8個輸出端，分別 輸出相對應於及閘791〜798，在本實施例中則令大碼單元谓 所輸出的信號為第-轉換信號，而小碼單元78 第二轉換信號。第一轉換信號與第二轉換信號的邏輯電;;= 照控制信號CS、DR[2:0]、DF[2:0]而改變。每一個及間791〜 對應於—個第—轉換信號、—個第二轉換信號以及一個 號，其中及閘791所對應到的延遲輸入信號等於輸 接至輸入信號ΙΝΤ。及間791其中一個輸入端直_ 元’關791〜798㈣㈣單元與小碼單 及閉791為例，僅有當相對應的第一轉肿 第轉換信號皆為邏輯高電位時，及閘791才可 輸入信號IN丁相同的信號。反之，則 j出” 7二為4; T當相對應的第一轉換信號與第二轉== ::792才可以輸㈣控延遲器的 遲器;二=出不、壓控延 791〜798輪出運算信號⑽〜⑽。唬與卓-轉換信號’及閘 16 1330945 18674twf.doc/e 一信號調整單元720耦接至及閘791〜798的輸出端，根據 運算信號OS1〜OS8，輸出一正緣延遲信號dRS與一負緣延 遲信號DFS至選擇器730。選擇器73〇根據控制信號Cs，輸 出正緣延遲信號DRS與負緣延遲信號DFS其中之一。其中， ，緣延遲彳§號DRS是經由及閘722對運算信號OS1〜OS2作 及』邏輯運算後而得。而負緣延遲信號DFS是經由或閘724 對運算信號QS1〜OS2作『或』邏輯運算後而得。 換句話說’只要調整控制信號cs、DR[2:〇]、DF[2:〇]即可
調整大瑪單元780與小碼單元781的輸出，進而調整及閘 〜798的輸出。輸出信號〇υτ的正緣延遲時間與負緣延遲 間也會隨之改變。 大碼單780與小碼單元781的輸出請參照圖7Β，圖7 為根據本實闕之第—轉換信號與第二轉換信狀輸出對^ 表三大石馬單元780輕接於選擇器782，小碼單元781輕接於$ 擇器783 ’選擇器782、783根據並根據所對應的控制 DR[2:0]、DF[2:〇]調整第一轉換信號與第二轉換信號。如圖' 所不’在本實施例中’控制信號DR[2:〇]、DF[2:〇]為一 3位^ ，數位㈣，大碼單元78〇與小碼單元781所對應的控 制信號…決定， 號CS為邏輯i時，大碼单元78〇接收控制信號DF ，^ 小碼早70 781接收控制信號DR[2:G]。反之，#控制信 為邏輯0時’大碼單元78〇接收控制信號DR岡，而小碼肩 元781接收控制信號df[2:〇]。 ^ 大碼單兀780所輸出的第一轉換信號與控制俨辦 DR[2:〇]、DF[2:0]的對應關係則如圖7B•⑷所示。第一‘招 17 1330945 18674twf.d〇c/e 仏唬2有8組（〇〜7)，分別對應於及閘π〗〜798。同樣的， J馬單元781所輸出的第二轉換信號與控制信號DR[2 〇]、 DF[2.〇]的對蘭_如圖7B_⑻所示。第二轉換信號共有8 7)，为別對應於及閘791〜798。因此，只需調整控 制L號DR[2.〇]、DF[2:0]，即可調整及閘791〜798的輸出， 進而輸出相對應的輸出信號OUT。
綜上所述，本發明透過工作週期調整及延遲調整兩個步 =達成同時分開控制信號的正緣之延遲時間及負緣之延遲時 曰二另外’湘鎖相迴路使得正緣之延遲時間及負緣之延遲時 整更為精準’關用小碼單元及A碼單元來解決傳統上 为開控制正緣及負緣之延遲時間所會發生的問題。 雖然本發明已以較佳實施例揭露如上，然其並非用以限定 發:’任何熟習此技藝者’在不脫離本發明之精神和範圍 Μ了作二許之更動與潤飾，因此本發明之 附之申請專·騎狀者為準。 机圓田視後 【圖式簡單說明】 圖1為根據傳統技術之延遲控制電路之電路圖。 圖2Α為根據美國專利第US6424197號之延遲控制電路之 電路圖。 圖2B為根據美國專利第US6424197號之延遲單元之電路 圖2C為根據美國專利第US6424197號之電路圖。 圖2D根據圖2A、2B、2C實施例之信號時序圖。 圖3A為根據本發明一實施例之延遲控制電路之方塊圖。 圖3B為根據圖3A實施例之信號時序圖。 18 1330945 18674twf.doc/c 圖4A為根據本實施例之延遲控制電路之電路圖。 圖4B為根據圖4A之信號時序圖。 圖5為根據本發明另-實施例之延遲控制電路之電路圖。 圖6為根據本發明另一實施例之延遲控制電路之電路圖。 圖7A為根據本發明另一實施例之延遲控制電路之電路 圖。 圖7B為根據圖7A實施例之第一轉換信號與第二轉換信 號之輸出對照表。 【主要元件符號說明】 dr[2:0]:控制信號 df[2:0]:控制信號 DS、DS卜DS2 :延遲輸入信號 INT ·控制輸入信號 αυτ' αυτί OUT2 :輸出信號 w :輸入信號ΙΝΤ的脈波寬度 DR :正緣延遲時間 DF :負緣延遲時間 DA、DB :延遲時間 CS :控制信號 DRS、DRS1 :正緣延遲信號 DFS、DFS1 :負緣延遲信號 tmp :調整工作週期後之信號 CLK :時脈信號 DCLK :延遲時脈信號 VP :延遲電壓 1330945 18674twf.doc/e OSl〜OS2 :運算信號 100、200、400 :延遲控制電路 500、600、700 :延遲控制電路 110、210、410、605、710 :延遲單元 210、410、440、605 :延遲單元 120、220、420、720 :信號調整單元 122 :比較電路 212、214 :延遲器 222、422、791〜798、722 :及閘 224、424、724 :或閘 230、430、530、535、618 :選擇器 619、730、782、783 :選擇器 310 :工作週期調整單元 320 :延遲調整單元 541〜54(N):延遲器 511〜51(M):延遲器 621〜626 :壓控延遲器 611〜617 :壓控延遲器 761〜767 :壓控延遲器 620 :鎖相迴路 627 :相位偵測器 628 :相位幫浦 780 :大碼單元 781 :小碼單元
Claims (1)
- ⑶0945 ___ 手月曰修正本 ‘ m. Q 07 」 98-9-7 十、申請專利範圍： 1.一種延遲控制電路，包括： 一延遲單元’具有一鎖相迴路及多個壓控延遲器，該鎖相 迴路根據一時脈信號輸出一延遲電壓，該些壓控延遲器用以接 收並逐級延遲—輸入信號，並根據該延遲電壓調整每—該些壓 控延遲β的延遲時間進而產生一第一延遲輸入信號與一第二 . 延遲輸入信號，其中，該鎖相迴路具有多個第一壓控延遲器， ，些第一壓控延遲器相互串接，用以接收並逐步延遲該時脈作 # 號’並於該些第一壓控延遲器之最後一級輸出一延遲時脈^ _ 一信號調整單元，耦接至該延遲單元，並根據該第一延遲 輸入信號與該第二延遲輸入信號，輸出一正緣延遲信號盥一 緣延遲信號；以及 °貝 選擇器，輕接至該信號調整單元，根據一控制信號， 出該正緣延遲信號與該負緣延遲信號其中之一； 3其中’該第-延遲輪人信號之延遲時間Α於該第 入信號之延遲時間。 鄕1 2.如申請專利範圍第〗項所述之延遲控制電路， 遲單元更包括： 丹1f該延 一第一選擇器，_至該些壓控延遲器的輸出端 擇該些壓控延遲器其中之一的輸出，並根據一第 輸出該第一延遲輸入信號；以及 卫市號’ -第二選擇H，祕至該些壓控延遲器的輸 擇該些壓控延遲器其中之-的輸出，並根據—第 輸出該第二延遲輸入信號。 工牵號’ 21 1330945 二=專利範圍第1項所述之延遲控制電路，其：鎖一電以Γ該時脈信號與該延遲時脈信號，輪出 -電何幫浦’缺於該相位侧器触些第 之間’根據該電壓調整信號，輸出該延遲電壓；工遲盗 其中’該些第-塵控延遲器根據該愿 時脈信號的延遲時間。 i ’調整該延遲 擇二rtr圍第2項所述之延遲控制電路，1 ”選 擇益該第一選擇器與該第二選擇器皆包括多工哭。、 5·如申請專觀圍第i項所述之延遲 ς 號調整單元包括： 寬路’其中該信 一及閘，耦接於該延遲單元與該選擇 遲輸入信號與該第二延遲輸入信號’輸出該正緣J該第-延 選擇器；以及 、緣t遲信號至該 一或閘，搞接於該延遲單元與該選擇器， 遲輸入信號與該第二延遲輸入信號，輸出 络艮據該第一 ％ 選擇器。 Λ負緣延遲信麵亥 6.—種電壓延遲電路，包括： 鎖相迴路，根據—時脈信號，輪出一延 一延遲單元，用以接收一輸入信號，並板=¾ ; 輸出N個延遲輸入信號，N為正整數； 鲁 信號； 大碼單元，具有N個輸出端，用以輪出坟 遴電雙， 個第 ‘轉楱 22 98-9-7 N個第二轉換 ί!個及間’射’每—該些及祕收相對應之該些延遲輪 小碼單元，具有N個輸出端，用以輪出 k號；以及 入信號、該些第一轉換信號 運算信號； 弟一轉換信號，並輪出 算信整單元，接至該些及間的輸出端，根據該些運 二、$輪出„一正緣延遲信號與一負緣延遲信號；以及出該n，、二—接至該㈣調整單兀’根據—控制信號，輪 μ緣之遲信號與該負緣延遲信號其中之一。 相迴請專利範圍第6項所述之電磨延遲電路，其中該鎖 以接壓控延遲器’該些第—壓控延遲器相互串接，用 % 一，^步延賴時脈信號，胁該些帛—壓控延遲器之最 後一、，及輪出一延遲時脈信號； 相位伽n，根獅時脈錢無延料脈信號 一電壓調整信號；以及電射幫浦’輕接於該相位偵測器與該些第一壓控延遲器 之間，根據該電壓調整信號，輸出該延遲電壓； 八中該些第—壓控延遲器根據該延遲電壓，調整該延遲 時脈信號的延遲時間。 8.如申請專利範㈣6項所述之電壓延遲電路，其中該延 遲單元包括： —(N_1)個壓控延遲器，該延遲單元根據該延遲電壓，調整 每該些壓控延遲$的延遲時間，且該些壓控延遲器相互串 接’用以接收並逐級延遲該輸人信號，該延遲單元根據該輸入 23 1330945 98-9-7 信號與該些壓控延遲器的輸出，輸出該些延遲輸入信號，且該 些延遲輸入信號其中之一為該輸入信號。 9. 如申請專利範圍第6項所述之電壓延遲電路，其中該信 號調整單元包括： 一第一及閘，耦接於該些及閘與該選擇器之間，並根據該 些運异k號’輸出該正緣延遲信號至該選擇器；以及 二第一或閘，耦接至該些及閘與該選擇器之間，並根據該 些運算信號’輸出該負緣延遲信號至該選擇器。 10. 如申请專利範圍第6項所述之電壓延遲電路，其中包 罘一'k擇态，耦接至一禾一住则信领:興一第二控制危 二甘^根據該控制信號，輸出該第—控制信號與該第 破其中之—线小解元；錢 桃 铁Γ第二選擇器，耗接至該第一控制信號與該第二㈣仏 ‘中^=:出該第一控制信號與該第二弟二轉換信號。 ⑽出，輪出該让」 選擇L1.如申^專利範㈣ig項所述之電壓延遲電路， 。、該苐一選擇器以及該第二選擇器包括〜中专 ^ σ§ 〇 24
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