1324853 13594twf.doc/006 九、發明說明： 本發明係引用下列美國專利申請案的優先權：申請曰 12/05/2003、案號 10/730169、名稱’’APPARATUS AND METHOD FOR PRECISELY CONTROLLING TERMINATION IMPEDANCE”。本案也與下列專利申請相 關（至少有一共同發明人）：申請日12/05/2003、案號 10/730389、名稱"OUTPUT DELIVER IMPEDANCE CONTROLLER”以及申請日 12/05/2003、案號 10/730425、 名稱”APPARATUS AND METHOD FOR ADJUSTING THE IMPEDANCE OF AN OUTPUT DRIVER”。 【發明所屬之技術領域】 本發明是有關於一種1C輸出驅動電路，且特別是有關 於一種提供用於N通道汲極開路輸出驅動器（N-channel open drain output driver)之精密晶片内匯流排上拉阻抗 (precise on-chip bus pull-up impedance)的方法和裝置。 其中匯流排的阻抗對溫度和電壓的變化，以及對製造差異 確立的變化不敏感。 【先前技術】 在早期的積體電路（1C)設計中，CMOS輸出驅動器 被設計成推挽式（push-pull element)元件，造成輸出匯流 排的噪音（noise)受各種因素的影響波動很大。這些因素 包括.電路溫度、電源電壓、製造工藝的不同、匯流排上 元件的數量，等等。近年來，隨著技術水準的提高，元件 尺寸的和電壓準位不斷減小，設計者高度重視外部匯流排 的噪普問題，以達成系統内電路的操作速度最大化的提高。 1324853 13594twf.d〇c/〇〇6 典型的匯流排包括在一系統板上的一個或多個一個或多個 彙聚在一起直線的信號線，每一信號線可以當作受噪音影 響的傳輸線模型（例如：反射、串音等）。 產業界最近出現的輸出驅動器解決方案之一是由推挽 式輸出結構向差動接收器（differential receiver)結構的轉 變。在一個差動接收器結構中，一差動接收器之一側被供 給一參考電壓’而另一側被開路汲極N通道元件所驅動。 傳統在系統主機板上或諸如此類之開路汲極N通道元件係 被提供在晶片上，且匯流排上拉終端一般被提供在外部。 在主機板上提供上拉終端給予系統設計者靈活地定址匯流 排雜訊問題的等級。 近年來，上述的幾種類型的輸出驅動器在產業界已漸 成主流。例如，英代爾®公司（Intel® Corporation)的奔騰 ®Π (Pentium® II) χ86微處理器。奔騰η中採用汲極開路 Ν通道輸出元件驅動具有1〇ν參考臨界值（reference threshold)的1.5V匯流排。該處理器的主機板一般採用56 歐姆上拉终端。儘管沒有規定具體的下拉阻抗，汲極開路 輸出驅動器已被使用，以符合匯流排開關和時序要求(timh^ specification)。然而，不對處理、電壓和溫度變化進行補 償，汲極開路N通道輸出驅動器的通道電阻可在大約4〜80 =姆之間變化。由於微處理器的設計者只能對製程、電壓、 1度的允許波動範圍進行預測，其被迫在奔騰Η相容主機 板的上增加2-3奈秒之順序的變化率(siewrate)控制， 進而巧出信號字符來減少在輸出匯流排上之雜訊。 英代爾在奔騰腦中引入了—種裝置，該裝置為設計 1324853 13594twf.doc/006 ^-可程式化終端電阻發生_ 件的二進位陣列。在本發明的—實施例中 == :提供與一源電細㈣上拉阻抗。阻抗匹:控 括-電壓感測器和阻抗控制邏輯。在這種情況下，電壓感 測脖考元件社的參考與可程式化參考阻抗 產生益的㈣差’並確立—個指示性的錯誤信號。阻抗於 制邏輯㈣該錯誤信騎參考阻抗棚輸人進行調節。在 本發明的-實施例中，該參考值對應到__個參考電阻器， 而且一電壓源被施加於該參考電阻器和透過一中間接點 G—)相互串聯之的可程式化參考阻抗產生器。該電塵 源產生一個錯誤信號，以指出中間接頭相對於電壓源之電 壓值二分之一的電壓值。 …在本發明的-實施例巾’阻抗控觸輯收到—時脈信 號並在選定的時脈信號週期内增加（increment)或減少 (decrement)參考阻抗控制輸入。阻抗匹配控制器還可進 —步包括偏移調節邏輯（bias adjustment logic)，其將偏 移量與參考阻抗控制輸入結合，以提供終端阻抗控制輸入。 輸出偏移邏輯，如可程式化熔絲（programmable fuse)， 可被用來程式化地提供此偏移量。 根據本發明一實施例的一積體電路包括一參考接腳 (reference pin) ’其與外部參考電阻耦接，以及至少一個 輸出接腳（output pin )、至少一個終端邏輯元件（terminati〇n logic element)以及一個阻抗匹配邏輯。每一終端邏輯元件 包括一可程式化終端阻抗產生器，其受一參考阻抗控制輸 入的控制並兴相對應的輸出接腳耦接。該阻抗匹配邏輯包 13594twf.doc/006 括-可程式化參考阻抗產生器n 比較器邏輯、和輸出終端抑、^一參考阻抗控制輸入、 對參考阻抗控制輸入進行^控制。該比較器邏輯持續地 化參考阻抗產生器的值在一二以使參考電阻器和可程式 =邏輯依據參考心輸: = 可作為—個匹配p通道阻抗元件的二進位陣列 本發明提出-種根據—參考電阻控制至少 -:二抗法’包括以下步驟:在串聯的參考“阻和 且有ί參二上施加—參考輕，該參考阻抗產生器 以使參考補性地對參考阻抗輸人進行調節， :=:，，，據參考阻抗輸入上= 几生15的終端阻抗輸入，每一上拉阻抗產生H鱼 -個相對應的輸出耦接。 P抗產生器與 器和ϊίΐ可以進一步包括以下步驟：感測參考阻抗產生 ^考電阻的中間接點處的電麼。這種情況下，該方法 可^括，下步驟··對中間接點處的電愿與參寺電壓的二分 =一進仃比較。對參考阻抗輸入的週期性調節可包括以$ 步驟·在選定的時脈信號週期内將數位值進行增加或減少。 13594twf.doc/〇〇6 該方法還可進—步包括以下步驟：將—偏移調節值程式化， 並結合偏移調節值與參考阻抗輸入。該方法還可進一步包 括以下步驟·根據參考阻抗輸入啟動參考阻抗產生器選定 =配P通道元件仏進㈣列，並根據終端阻抗輸入啟 動母一上拉阻抗產生器之選定匹配p通道元件的二進 列。 為讓本發明之上述和其他内容、特徵和優點能更明顯 ,,下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 ' 【實施方式】 =日狀意綱’有必要對外部精密電㈣進行監控， fs曰片上的匯流排上拉終端元件進行_，使其盘 精论電阻器得出的阻抗相匹配。因此，該發明人 J用於精確控制傳輸線的終雜抗 ：; 合附圖1〜4進行詳細說明。 万法以下結 的网，^ ^據本發明的-較佳實施例的積體電路（IC )101 ^ 括「精趣制傳輸辕之終端阻抗的系統。 二=接㈣;和多個輪出接腳，如中= 說明，某對接腳及其雜的仲…=右無特別 路1C 1〇1或發展是一個雷m稱以·的名稱。積體電 號vDD。娜信號可以由—虚 考霞信 線表不的外#考電阻器R _接於接腳RTT和地之 1324853 13594twf.doc/006
間。就規格而言’電阻器R在40〜190歐姆之間，並且可以 是一精密電阻器（例如：1%電阻器），但本發明不受任何 特點數值、範圍或電阻器類型的限制。此外，根據本發明， 還可提供除VDD以外的電壓。例如，提供如上述的VTT 電壓。 1C 101包括阻抗匹配邏輯103，其接收VDD信號並監 控外部參考電阻R和一内部阻抗產生器2〇7的阻抗（參見 圖2)。在圖中所示的實施例中，阻抗匹配邏輯1〇3監控RTT 接腳的電壓準位，並透過6位元内部匯流排1〇5對ic 1〇1 上的多終端或上拉邏輯元件107 (自i〜N單獨計數）提供 一 6位元數位值PSUM[5 : 〇]。每一上拉邏輯元件1〇7接^ VDD信號並與一相對應的輸出接腳〇υΤχ (其中“X”為 1〜=的一個任意正整數，代表一特定的輸出接腳）耦接。 在每一上拉邏輯元件107中，每一位(bit)psuM[5 : 〇]值致 月色/禁能對應之具有共用汲極點並被用於上拉和終止一對應 OUTX接腳的匹配P通道元件陣列。數字值PSUM[5 : 〇]= 定在每一 拉邏輯元件107内被開啟（或啟動）的p通道 元件的數量，以在規定的差錯範圍内上拉或終止對應之 OUTx信號。在圖中所示的實施例中，數字值psuM[ 允許以64等歸長對上㈣輯元件的阻抗的調節。 。在操作中，阻抗匹配邏輯1〇3維持一個與每一上拉邏 ，兀件107内的二進位陣列相同的匹配p通道元件的局部 二進位陣列。每—陣卿被編組或劃分制 ==的二進位組，在此下文還會詳細描述。阻抗=二 輯内之局部二進位陣列的阻抗被連續監控，並且數位 13594twf.doc/006 1阻抗相對於電阻器R太高，電壓感測器203確立 仏、’並使111信號為負。阻抗控制邏輯205透過對 SUM[5.G]增加做’以減少阻抗產生器 207的阻抗。 本實施例中’儘管也考量具有比例關係，但數值SUM 與阻抗產生器207的阻抗成反比。 在一實施例中，電壓感測器203包括一對感測放大器 (圖中未繪示）’其分別具有與¥〇1)的二分之一相差預定 誤電壓的參考麵設定。在這種情況下，—個高感測放 大器具有一個大約為1/2 VDD之上的誤差電壓的設定點， 以用於控制HI信號，而一個低感測放大器具有一個大約為 1/2 VDD之下的誤差電壓的設定點，以用於控制l〇信號。 每一感測放大器將與其相關之設定點的電壓與INp信號的 電壓進行比較。如果INP信號的電壓升高到高過VDD的量 超過誤差電壓的二分之一，則確立出信號，如果INP信號 降到低於VDD的量低於誤差電壓的二分：^一，則確立l〇 信號，並且如果INP與1/2 VDD的差別在誤差電壓的二分 之一之内’則不確立HI信號，也不確立LO信號，且不發 生任何動作。在一個更為具體的實施例中，預定誤差電壓 大約為50 mV，這樣高感測放大器被設定為1/2 VDD之上 大約25 mV，而低感測放大器被設定為1/2 VDD之下大約 25 mV。為了獲得更高的精度，可以為誤差電壓的差距設 置一個嚴格的容許限度，否則為了節省電能，可以設置一 個較寬的容許限度。 在一個實施例中，阻抗控制邏輯205是一個數位電路， 由INT BCLK信號控制，並在選定的INT BCLK信號週 1324853 13594twf.doc/006 期内’比如在每-信號職内或每隔—個 數值SUM[5:0]進行調節（例如：增加與減少）。
將INT BCLK和SUBEN信號，數值pA 值_[5:〇]提供給偏移調節邏輯2〇9,由其輸出 值。在選疋的時脈信號INT BCLK週期内，如每隔一個 時脈信號，偏移調節邏輯209根據數值pADD 信號PSUBEN對PSUM[5:0]的值進行調節（例如：增加或 減少）。如前述，在一實施例中，數值PADD[3:〇]與數值 SUM网或相加或相減，而在另一實施例中，數值sum[5 〇] 根據PADD[3:0]的值按比例增加或減少。豸終結果由偏移 調節邏輯209確立，即IC 1〇1的匯流排1〇5上的數值 PSUM[5:0]。在此，數值PADD[3:〇]可視為數值sum 的偏壓調整版。 圖3是根據本發明的一實施例實施的一種阻抗產生器 300的示意圖，該阻抗產生器即可用於阻抗產生器2〇7，和 /或用於任一上拉邏輯元件ισ^阻抗產生器3〇〇包括一 63p 通道元件PI - P63的二進位陣列。在一個實施例中，每個 P通道元件P63:P1都是匹配的，因此汲極到源極的阻抗栢 同。每一元件P63:P1的元件的源極與VDD耦接，而汲極 與上拉信號PUP耦接，上拉信號PUP代表阻抗產生器207 的INP信號或任一上拉邏輯元件丨〇7的對應〇υΤχ信號。 當採用阻抗產生器207時，元件Ρ63:Ρ1被以對應每一 6位 元二進位阻抗數值XSUM[5:0]進行二進位編組，以代表數 值SUM[5:0] ’而當採用任何一上拉邏輯元件時，則代 表數值PSUM[5:0]。第一陣列是一個單獨元件，其具有
15 1324853 13594twf.doc/〇〇6 -個接收信號PSO的閘極，第二陣列301包括2個元件p2 和一P3 (P3..P2) ’其每-元件具有接收信號PS1的間極， 第二陣列303包括4個元件p4〜P7 (P7 : P4)，其每一元 件具有接收信號PS2的閘極，第四陣列3〇5包括8個元件 P8〜P15(P15:P8)，其每-元件具有接收信號pS3的閘極， 一個第五陣列307包括16個元件pi6〜P3i (p3i:p16)， 八母元件具有接收彳§遽PS4的閘極，和第六陣列309包 括32個元件P32〜P63 (p63:p31)，其每一元件具有接收 信號PS5的閘極。 PS5 - PS0信號共同形成一個由一緩衝器3〇1發出的二 進位數字值，緩衝器301接收數值xsum[5:0]。每一 PS5-PS0信號都是XSUM[5:0]相應之緩衝級。例如，被緩衝的 XSUM5位元可用以產生ρ§5信號，被緩衝的XSUM4位可 用以產生PS4位等等，依次類推。這樣，當數值xsum[5:〇] 被增加時’ VDD和PUP信號之間的阻抗下降，反之亦然。 例如，一個l〇〇〇〇〇b的XSUM[5:0]數值啟動陣列3〇9並聯 輕接大約P通道元件的一半（或32)，而一個i〇〇〇i〇b的 XSUM[5:0]數值啟動陣列303和309並聯耦接p通道元件 的34等等’依次類推。一個〇〇〇〇〇〇b的XSUM[5:〇]關閉所 有P通道元件呈高阻抗狀態’而數值111111b啟動P通道 元件所有63個呈最低阻抗級。在一個實施例中，元件ρ63:ρι 的陣列被按大小排列和分組，以對預期的操作溫度和匯流 排電壓條件範圍提供一範圍在大約大2〇〜150歐姆之間的上 拉阻抗’並為預期的製造工藝的差異留出餘地。 圖· 4是顯示根據本發明的一較佳實施例的根據一參考 1324853 13594tw£doc/006 =控制至少-個輪出的上拉終端阻抗的方法的流程圖。 在第一框401内，將一可選偏移調節值程式化。在前述的 1C實施例中，其係將IC 1〇1内的選定熔絲熔斷，以提 供一種控制機制用於補償1C 101的工藝差異。下一框4〇3 t，對一具有一參考阻抗輸入和參考電阻的參考阻抗產生 器施加-參考龍。在圖中所示的實施例中，參考電壓可 為-個電壓源’如VDD信號等，被施加於串聯的參 和參考阻抗輸入。 在下一框405中，參考阻抗輸入被週期性地（例如： 連續地）調節，使參考阻抗產生器的阻抗與參考電阻的差 距在預定的容許範圍内。在如圖所示的實施例中，夂考電 阻和參考阻抗產生器之間的中間接點處的電壓被感&，並 與參考電壓（例如：VDD)的二分之—進行比較。在下一 框407中，根據參考阻抗輸入啟動選定之參考阻抗產生器 =配阻抗元件的二進位陣列。在圖示的實施例中，參考阻 抗輸入是一個數字值，其中每位元啟動一個匹配p通道元 件的選定陣列。 在下一框409中，根據參考阻抗輸入控制終端阻抗輸 入，該終端阻抗輸入提供給與相應輸出耦接的每一上拉阻 抗產生器。如果將一偏移調節值程式化，該偏移調節值則 與參考阻抗輸入結合，以在下一框411調節終端阻抗輸入。 在圖示的實施例中，偏移調節邏輯2〇9將數值padd[5:〇] 與數值SUM[5:0]結合（加、減，或其他結合方式），以產 生數值PSUM[5:0]，並發送至每一上拉邏輯元件1〇7。在 下一框413.中，根據終端阻抗輸入啟動選定之上拉阻抗產 17 13594twf.doc/〇〇6 =器=配阻抗it件的二進位陣列。如前所述 ，包括如參考阻抗產生器2G7匹配之 3 輸出上拉終端阻抗的根據是參考心 —根據本發明的各個實施例所述的阻抗控制器對扣 終端元件的終端電阻’在操作中以明顯方式連續進行 終雜減持續地監控和調節，_償溫度、' 六巧工藝的差異’所制的方法對於電路的基本操作是 i易rDD/朗賴對㈣祕雜抗沒有影 曰β因為變化疋以與INP信號成比例的方式發生的。電阻 Rk供的好處是獨立於1C ιοί的溫度變化。 儘管已經根據最佳實施方式對本發明進行的說明，仍 I對發明做出其他改變方式。例如，可採用不同的方法均 衡可程式化阻抗產生器207與參考電阻器的阻抗，比如電 流技術或等效技術等。還有，儘管在此公開了使用金屬氧 化物半導體（MOS，metal-oxide semiconductor)類型的 元件，包括互補型MOS元件，如，NMOS和PMOS電晶 體等，本發明還可以以類似的方式應用於不同或相似類^ 的工藝和領域，如雙極元件等。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖.1是根據本發明的一較佳實施例的一種包括精確控 1324853 13594twf.d〇c/〇〇6 制傳輸線之終端阻抗的系統的積體電路（IC)的簡單方塊 圖。 二圖2是圖丨所示的根據本發明的一較佳實施例的一種 阻抗匹配邏輯的詳細方塊圖。
一 ^ 3是根據本發明的一實施例實施的一種阻抗產生器 ，示意圖，該阻抗產生器可用於圖2所示的阻抗產生器， 也可用於圖1所示的任一上拉邏輯元件。 P 是齡雖本發日㈣—難實施_ —種根據參 ^電阻控制至少-個輸出的上拉終端阻抗的方法的流程 【主要元件符號說明】 :積體電路 103阻抗匹配邏輯 105匯流排105 107上拉邏輯1 109輸出偏移邏輯 110熔絲 201阻抗控制器 203電壓感測器 205阻抗控制邏輯 207阻抗產生器 209偏移調節邏輯 300阻抗產生器 301第二陣列 303第三陣列 1324853 13594twf.doc/006 305第四陣列 307第五陣列 309第六陣列 311緩衝器 401〜413 :各個步驟流程 20