CN1581698A - 精确控制终端阻抗的方法及装置 - Google Patents

Abstract

本发明是关于一种阻抗控制器，其是根据一参考值控制至少一个输出的终端阻抗，包括一可程序化参考阻抗产生器、至少一个终端逻辑元件以及一阻抗匹配控制器。此可程序化参考阻抗产生器藉由一参考阻抗控制输入控制的参考阻抗。每一终端逻辑元件包括耦接至一相应输出的一可程序化终端阻抗产生器，并受终端阻抗控制输入的控制。此阻抗匹配控制器持续调节参考阻抗控制输入，以在预定的容许范围内使参考阻抗与参考值匹配，并根据参考阻抗控制输入产生终端阻抗控制输入。

Description

精确控制终端阻抗的方法及装置

技术领域

本发明涉及一种IC输出驱动电路，且特别是涉及一种提供用于N通道汲极开路输出驱动器(N-channel open drain output driver)的精密芯片内总线上拉阻抗(precise on-chip bus pull-up impedance)的精确控制终端阻抗的方法和装置。其中总线的阻抗对温度和电压的变化，以及对制造差异确立的变化不敏感。

背景技术

在早期的集成(集成即积体，以下皆称为集成)电路(IC)设计中，CMOS输出驱动器被设计成推挽式(push-pull element)元件，造成输出总线(总线即汇流排，以下皆称为总线)的噪声(noise)受各种因素的影响波动很大。这些因素包括：电路温度、电源电压、制造工艺的不同、总线上元件的数量，等等。近年来，随着技术水准的提高，元件尺寸的和电压准位不断减小，设计者高度重视外部总线的噪声问题，以达成系统内电路的操作速度最大化的提高。典型的总线包括在一系统板上的一个或多个汇聚在一起直线的信号线，每一信号线可以当作受噪声(例如：反射、串音等)影响的传输线模型。

产业界最近出现的输出驱动器解决方案之一是由推挽式输出结构向差动接收器(differential receiver)结构的转变。在一个差动接收器结构中，一差动接收器的一侧被供给一参考电压，而另一侧被开路汲极N通道元件所驱动。传统在系统主机板上或诸如此类的开路汲极N通道元件是被提供在芯片(芯片即晶片，以下皆称为芯片)上，且总线上拉终端一般被提供在外部。在主机板上提供上拉终端给予系统设计者灵活地定址总线杂讯问题的等级。

近年来，上述的几种类型的输出驱动器在产业界已渐成主流。例如，英代尔^公司(Intel^ Corporation)的奔腾^II(Pentium^ II)x86微处理器。奔腾II中采用汲极开路N通道输出元件驱动具有1.0V参考临界值(reference threshold)的1.5V总线。该处理器的主机板一般采用56欧姆上拉终端。尽管没有规定具体的下拉阻抗，汲极开路输出驱动器已被使用，以符合总线开关和时序要求(timing specification)。然而，不对处理、电压和温度变化进行补偿，汲极开路N通道输出驱动器的通道电阻可在大约4～80欧姆之间变化。由于微处理器的设计者只能对制程、电压、温度的允许波动范围进行预测，其被迫在奔腾II相容主机板的设计上，增加2-3奈秒的顺序的变化率(slew rate)控制，进而输出信号字符来减少在输出总线上的杂讯。

英代尔在奔腾III^中引入了一种装置，该装置为设计者提供一参考阻抗(reference impedance)，可以用来设定总线上输出驱动器的阻抗。处理器封装上一个被称为NCHCTRL的引脚通过一最大规定电阻为16欧姆的14欧姆精密电阻接入被称为VTT的总线电压。该精密电阻位于微处理芯片的外部，因此与芯片中输出驱动器的温度和电压变化无关。此外，将相容结构的上拉终端设置在芯片内而不是系统主板上。并且还设置有一个被称为RTT的引脚，该引脚通过一精密电阻R接地。该精密电阻的阻抗表明所有上拉终端的期望阻抗。因此，系统设计者能够通过一个外接电阻确定所有信号的总线上拉阻抗。该电阻的规格可以是在40～130欧姆的范围内，使得系统设计者能够通过调节N通道汲极开路总线上的上拉终端，对噪声或负载进行补偿。

由此可见，上述现有的控制终端阻抗的方法及装置在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决控制终端阻抗的方法及装置存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般控制终端阻抗的方法及装置又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的控制终端阻抗的方法及装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的精确控制终端阻抗的方法及装置，能够改进一般现有的控制终端阻抗的方法及装置，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的主要目的在于，克服现有的阻抗控制器存在的缺陷，而提供一种新的阻抗控制器，所要解决的技术问题是使其适于精确控制传输线的终端阻抗，以补偿温度、电压和制造工艺的差异，从而更加适于实用。

本发明的再一目的是提供一种集成电路，可以达成对集成电路上的每一个终端元件的终端电阻，在操作中以明显方式连续进行调节，从而更加适于实用。

本发明的又一目的是提供一种根据参考电阻控制至少一输出上拉终端阻抗的方法，可持续地监控和调节终端阻抗，以更容易掌握电路的基本操作，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种阻抗控制器，是根据一参考值控制至少一个输出的终端阻抗，其包括：一可程序化(程序化即程式，以下皆称为程序)参考阻抗产生器，用以产生一受一参考阻抗控制输入控制的一参考阻抗；至少一终端逻辑元件，每一该终端逻辑元件包括一可程序化终端阻抗产生器，其中该可程序化终端阻抗产生器与一相应输出耦接，并受一终端阻抗控制输入的控制；以及一阻抗匹配控制器，不中断地调节该参考阻抗控制输入，以使该参考阻抗与该参考值的差距在一预定容许偏差内，并根据该参考阻抗控制输入产生该终端阻抗控制输入。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的阻抗控制器，其中所述的可程序化参考阻抗产生器和每一该至少一可程序化终端阻抗产生器包括匹配P通道元件的一二进制数组(数组即阵列，以下皆称为数组)，并且该可程序化参考阻抗产生器和所有该至少一个可程序化终端阻抗产生器中的每一个都提供与一电源电压相关的一上拉阻抗。

前述的阻抗控制器，其中所述的阻抗匹配控制器包括：一电压感测器，用以感测该参考元件产生的参考电压与该可程序化参考阻抗产生器的电压之间的电压差，并设定对应到此电压差的指示性的一误差信号；以及一阻抗控制逻辑，根据该误差信号调节该参考阻抗控制输入。

前述的阻抗控制器，其中所述的参考值包括一参考电阻器，其中一电压源被施加在该参考电阻器与该可程序化参考阻抗产生器，其中该参考电阻器是在一中间接点和该可程序化参考阻抗产生器耦接，且其中该电压感测器设定该误差信号，以指示相对于该电压源电压准位的二分之一的电压的该中间接点的电压。

前述的阻抗控制器，其中所述的阻抗控制逻辑接收一时脉信号，并在该时脉信号的选定周期期间对该参考阻抗控制输入进行增加或减少。

前述的阻抗控制器，其中所述的阻抗匹配控制器还包括一偏移调节逻辑，用以将一偏移值与该参考阻抗控制输入结合，并提供该终端阻抗控制输入。

前述的阻抗控制器，其更包括已程序化的一输出偏移逻辑，用以提供该偏移值。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种集成电路(IC)，其包括：多数个接脚，包括一参考接脚与至少一个输出接脚，该参考接脚是用以耦接至一外部参考电阻器；至少一终端逻辑元件，每一该终端逻辑元件包括一可程序化终端阻抗产生器，受一终端阻抗控制输入的控制，并与对应的该至少一输出接脚耦接；以及一阻抗匹配逻辑，包括：一可程序化参考阻抗产生器，受一参考阻抗控制输入的控制；一比较器逻辑，不中断地调节该参考阻抗控制输入，以使该参考电阻器和该可程序化参考阻抗产生器的值相差在一预定容许范围内；以及一输出终端逻辑，用以根据该参考阻抗控制输入控制该终端阻抗控制输入。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的集成电路，其更包括：一输出偏移逻辑，用以提供一调节值；以及该输出终端逻辑包括一偏移调节逻辑，用以耦接该参考阻抗控制输入与该调节值，以提供该终端参考控制输入。

前述的集成电路，其中所述的可程序化参考阻抗产生器和每一该可程序化终端阻抗产生器包括一匹配P通道阻抗器的一二进制数组。

前述的集成电路，其中所述的比较器逻辑包括：一电压感测器，耦接至该参考接脚和该可程序化参考阻抗产生器，用以检测跨越该参考电阻器和该可程序化参考阻抗产生器的电压，并确立一指示性的误差信号；以及一参考阻抗逻辑，用以根据该误差信号调节该参考阻抗控制输入。

前述的集成电路，其中一参考电压被施加跨越在通过一接点相串接的该参考电阻器和该可程序化参考阻抗产生器，并且当该接点的电压与该参考电压的二分之一间的差距在一预定误差电压之内时，该电压感测器确立指示用的一误差信号。

前述的集成电路，其中所述的参考阻抗控制输入包括一数字(数字即数位，以下皆称为数字)值，其中该参考控制逻辑接收一时脉信号并在该时脉信号的选定周期内对该参考阻抗控制输入进行增加或减少。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种根据参考电阻控制至少一输出上拉终端阻抗的方法，其包括以下步骤：在串接的该参考电阻和一参考阻抗产生器施加一参考电压，该参考阻抗产生器具有一参考阻抗输入；定期调节该参考阻抗输入，以将参考阻抗产生器和参考电阻的电压的差距控制在一预定容许范围内；以及根据该参考阻抗输入控制至少一上拉阻抗产生器的一终端阻抗输入，每一上拉阻抗产生器与一相应输出相耦接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其更包括以下步骤：感测该参考阻抗产生器和参考电阻之间的接点的电压；以及定期调节包括将中间接点的电压与该参考电压的二分之一进行比较。

前述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其中所述的定期调节该参考阻抗输入包括在选定时脉周期内对一数字值的增加和减少。

前述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其更包括以下步骤：程序化一偏移调节数值；以及通过结合该偏移调节值与该参考阻抗输入来控制一终端阻抗输入。

前述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其更包括以下步骤：根据该参考阻抗输入启动选定的参考阻抗产生器匹配P通道元件的一二进制数组；以及根据该终端阻抗输入启动选定的每一上拉阻抗产生器匹配P通道元件的一二进制数组。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：

本发明提出一种阻抗控制器，其是根据一参考值控制至少一个输出的终端阻抗，该阻抗控制器包括一可程序化参考阻抗产生器、至少一个终端逻辑元件以及一个阻抗匹配控制器。该可程序化参考阻抗产生器在建立参考组抗时，是受控于参考阻抗控制输入。每一终端逻辑元件包括一可程序化终端阻抗产生器与对应的输出相耦接，并受到终端阻抗控制输入的控制。阻抗匹配控制器对参考阻抗控制输入不断进行调节，使参考阻抗与参考值在一预定的允许误差范围内能匹配，并根据该参考阻抗控制单元产生终端阻抗控制输入。

在本发明的一实施例中，该可程序化参考阻抗产生器和每一可程序化终端电阻发生器都包括一个匹配P通道元件的二进制数组。在本发明的一实施例中，每一阻抗产生器提供与一源电压相关的上拉阻抗。阻抗匹配控制器可包括一电压感测器和阻抗控制逻辑。在这种情况下，电压感测器检测出参考元件确立的参考电压与可程序化参考阻抗产生器的电压差，并确立一个指示性的错误信号。阻抗控制逻辑根据该错误信号对参考阻抗控制输入进行调节。在本发明的一实施例中，该参考值对应到一个参考电阻器，而且一电压源被施加在该参考电阻器和通过一中间接点(junction)相互串联之的可程序化参考阻抗产生器。该电压源产生一个错误信号，以指出中间接头相对于电压源的电压值二分之一的电压值。

在本发明的一实施例中，阻抗控制逻辑收到一时脉信号并在选定的时脉信号周期内增加(increment)或减少(decrement)参考阻抗控制输入。阻抗匹配控制器还可进一步包括偏移调节逻辑(bias adjustment logic)，其将偏移量与参考阻抗控制输入结合，以提供终端阻抗控制输入。输出偏移逻辑，如可程序化熔丝(programmable fuse)，可被用来程序化地提供此偏移量。

根据本发明一实施例的一集成电路包括一参考接脚(reference pin)，其与外部参考电阻耦接，以及至少一个输出接脚(output pin)、至少一个终端逻辑元件(termination logic element)以及一个阻抗匹配逻辑。每一终端逻辑元件包括一可程序化终端阻抗产生器，其受一参考阻抗控制输入的控制并与相对应的输出接脚耦接。该阻抗匹配逻辑包括一可程序化参考阻抗产生器，其受一参考阻抗控制输入、比较器逻辑、和输出终端逻辑控制。该比较器逻辑持续地对参考阻抗控制输入进行调节，以使参考电阻器和可程序化参考阻抗产生器的值在一预定容许范围内达到均衡。该输出终端逻辑依据参考阻抗控制输入对终端阻抗控制输入进行控制。

此IC可包括输出偏移逻辑，该输出偏移逻辑提供一个调节值，这种情况下，输出终端逻辑可包括偏移调整逻辑，其结合参考阻抗控制输入与调节值，以提供该终端阻抗控制输入。该可程序化参考阻抗产生器和每一可程序化终端阻抗产生器可作为一个匹配P通道阻抗元件的二进制数组实现。

本发明提出一种根据一参考电阻控制至少一个输出上拉终端阻抗的方法，包括以下步骤：在串联的参考电阻和一参考阻抗产生器上施加一参考电压，该参考阻抗产生器具有一参考阻抗输入，周期性地对参考阻抗输入进行调节，以使参考阻抗产生器和参考电阻的电压的电压在一预定容许范围内达到均衡，以及根据参考阻抗输入控制至少一个上拉阻抗产生器的终端阻抗输入，每一上拉阻抗产生器与一个相对应的输出耦接。

该方法可以进一步包括以下步骤：感测参考阻抗产生器和参考电阻的中间接点处的电压。这种情况下，该方法可包括以下步骤：对中间接点处的电压与参考电压的二分之一进行比较。对参考阻抗输入的周期性调节可包括以下步骤：在选定的时脉信号周期内将数字值进行增加或减少。该方法还可进一步包括以下步骤：将一偏移调节值程序化，并结合偏移调节值与参考阻抗输入。该方法还可进一步包括以下步骤：根据参考阻抗输入启动参考阻抗产生器选定的匹配P通道元件的二进制数组，并根据终端阻抗输入启动每一上拉阻抗产生器的选定匹配P通道元件的二进制数组。

经由上述可知，本发明是关于一种阻抗控制器，其是根据一参考值控制至少一个输出的终端阻抗，包括一可程序化参考阻抗产生器、至少一个终端逻辑元件以及一阻抗匹配控制器。此可程序化参考阻抗产生器藉由一参考阻抗控制输入控制的参考阻抗。每一终端逻辑元件包括耦接至一相应输出的一可程序化终端阻抗产生器，并受终端阻抗控制输入的控制。此阻抗匹配控制器持续调节参考阻抗控制输入，以在预定的容许范围内使参考阻抗与参考值匹配，并根据参考阻抗控制输入产生终端阻抗控制输入。

综上所述，本发明精确控制终端阻抗的方法及装置提供一种阻抗控制器，适于精确控制传输线的终端阻抗，可以补偿温度、电压和制造工艺的差异。同时，本发明还提供一种集成电路，可达成对集成电路上的每一个终端元件的终端电阻，在操作中以明显方式连续进行调节。另外，本发明再提供一种根据参考电阻控制至少一输出上拉终端阻抗的方法，可以持续地监控和调节终端阻抗，以更容易掌握电路的基本操作。其具有上述诸多的优点及实用价值，并在同类方法及装置中未见有类似的设计公开发表或使用而确属创新，其不论在方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的控制终端阻抗的方法及装置具有增进的多项功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1是根据本发明的一较佳实施例的一种包括精确控制传输线的终端阻抗的系统的集成电路(IC)的简单方框图。

图2是图1所示的根据本发明的一较佳实施例的一种阻抗匹配逻辑的详细方框图。

图3是根据本发明的一实施例实施的一种阻抗产生器的示意图，该阻抗产生器可用于图2所示的阻抗产生器，也可用于图1所示的任一上拉逻辑元件。

图4是显示根据本发明的一较佳实施例的一种根据参考电阻控制至少一个输出的上拉终端阻抗的方法的流程图。

101：集成电路            103：阻抗匹配逻辑

105：总线                107：上拉逻辑

109：输出偏移逻辑        110：熔丝

201：阻抗控制器          203：电压感测器

205：阻抗控制逻辑        207：阻抗产生器

209：偏移调节逻辑        300：阻抗产生器

301：第二数组            303：第三数组

305：第四数组            307：第五数组

309：第六数组            311：缓冲器

401～413：各个步骤流程

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的精确控制终端阻抗的方法及装置其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。

本发明人意识到，有必要对外部精密电阻器进行监控，并对芯片上的总线上拉终端元件进行调节，使其与通过精密电阻器得出的阻抗相匹配。因此，该发明人设计了一种用于精确控制传输线的终端阻抗的装置和方法。以下结合附图1～4进行详细说明。

请参阅图1所示，是根据本发明的一较佳实施例的集成电路(IC)101的简单方框图，包括一精确控制传输线的终端阻抗的系统。IC 101包括多数个外部可用输入/输出(I/O)接脚，其包括一参考电阻器接脚RTT和多个输出接脚，在图1中显示为输出1、输出2、……输出N，其中N为正整数。若无特别说明，某对接脚及其传输的信号称以同样的名称。集成电路IC 101或发展是一个电压参考信号或接收一参考电压信号VDD。VDD信号可以由一与接地(GND)接脚(图中未示)相关的外部接脚提供。在图中所示的实施例中，用虚线表示的外部参考电阻器R被耦接在接脚RTT和地之间。就规格而言，电阻器R在40～190欧姆之间，并且可以是一精密电阻器(例如：1％电阻器)，但本发明不受任何特点数值、范围或电阻器类型的限制。此外，根据本发明，还可提供除VDD以外的电压。例如，提供如上述的VTT电压。

IC 101包括阻抗匹配逻辑103，其接收VDD信号并监控外部参考电阻R和一内部阻抗产生器207的阻抗(如图2所示)。在图中所示的实施例中，阻抗匹配逻辑103监控RTT接脚的电压准位，并通过6位元内部总线105对IC 101上的多终端或上拉逻辑元件107(自1～N单独计数)提供一6位元数字值PSUM[5:0]。每一上拉逻辑元件107接收VDD信号并与一相对应的输出接脚OUTx(其中“x”为1～N的一个任意正整数，代表一特定的输出接脚)耦接。在每一上拉逻辑元件107中，每一位(bit)PSUM[5:0]值致能/禁能对应的具有共用汲极点并被用于上拉和终止一对应OUTx接脚的匹配P通道元件数组。数字值PSUM[5:0]规定在每一上拉逻辑元件107内被开启(或启动)的P通道元件的数量，以在规定的差错范围内上拉或终止对应的OUTx信号。在图中所示的实施例中，数字值PSUM[5:0]允许以64等距步长对上拉逻辑元件的阻抗的调节。

在操作中，阻抗匹配逻辑103维持一个与每一上拉逻辑元件107内的二进制数组相同的匹配P通道元件的局部二进制数组。每一数组都被编组或划分为用于数字输出阻抗控制的二进制组，在此下文还会详细描述。阻抗匹配逻辑103内的局部二进制数组的阻抗被连续监控，并且数字值PSUM[5:0]被向上或向下调节，以使内部数组的电压在电阻器R上的电压的预定容许范围之内。在一实施例中，预定容许值是一个大约为50毫伏(mv)的误差电压。上拉逻辑元件107的最佳阻抗是在一总线时脉INT BCLK的选定周期(例如：每2个INT BCLK周期)内确定或更新的，并且上拉逻辑元件107显然地被更新。

提供输出偏移逻辑109的目的是对总线105上提供的数字值PSUM[5:0]进行相加或相减偏移。由输出偏移逻辑109向阻抗匹配逻辑103提供一4位数值PADD[3:0]，以确定一个PSUM[5:0]相加或相减的数值。由输出偏移逻辑109对阻抗匹配逻辑103提供的一控制信号PSUBEN，以确定要将数值相加(当PSUBEN未被确立时)还是要将数值相减(当PSUBEN被确立时)。在一个实施例中，数值PSUM[5:0]直接相加(例如：当PSUBEN为逻辑0或未被确立时)或减去(例如：当PSUBEN为逻辑1或被确立时)数值PADD[3:0]。在另一实施例中，数值PSUM[5:0]根据PADD[3:0]的值和PSUNEN信号成比例地增加或减少。例如，如果PADD[3:0]被设为1000b(二进制)且PSUNEN信号没有被确立，那么PSUM[5:0]增加50％。

在一实施例中，输出偏移逻辑109或包括或被一组置在IC 101内的熔丝110程序化。例如，该组熔丝110的程序化状态是由一测试程序等逐项确定的。该组熔丝110中除一个以外，其余均与数值PSUM[5:0]的低位对应。以这种方式，设计者可通过熔断选定的熔丝增加或减少PSUM[5:0]的值。输出偏移逻辑109是一控制机构，使设计者能够对IC 101的处理偏差进行补偿。

请参阅图2所示，是根据本发明的一较佳实施例的阻抗匹配逻辑103的详细方框图。阻抗匹配逻辑103包括一阻抗控制器201，其接收INTBCLK、VDD和RTT信号。R控制器201包括一电压感测器203，其接收VDD信号，并监控RTT接脚的电压，在局部以信号INP显示。该INP信号被提供给阻抗产生器207，该阻抗产生器207根据一个6位元输入控制值SUM[5:0]在VDD和INP信号间提供一个阻抗。电压感测器203对VDD和INP信号的电压进行有效比较，并产生信号HI和LO提供给阻抗控制逻辑205，以试图将阻抗产生器207和电阻器R的电压准位在一预定容许范围内达到均衡(即使得二者的差距在一预定容许范围内)。阻抗控制逻辑205响应HI/LO信号对数值SUM[5:0]进行增加/减少，并对阻抗产生器207的阻抗进行控制，直到VDD-INP＝INP在预定的误差电压之内(或使INP信号的电压位于VDD电压的二分之一再加减预定的误差电压)。换句话说，电压感测器203和阻抗控制逻辑205互相配合，以使阻抗产生器207的阻抗(通过电压)和电阻器R的阻抗(通过电压)在预定的容许范围内(通过错误电压量)达到均衡。

VDD电源电压被电阻器R和阻抗产生器207的阻抗分压，以为INP信号提供一个中间电压。如果INP信号的电压太高，则表示阻抗产生器207的阻抗太低(或小于R)，那么电压感测器207确立HI信号并使LO信号为负。阻抗控制逻辑205通过对SUM[5:0]减少做出回应，以增加阻抗产生器207的阻抗。当INP信号太低时，则表示阻抗产生器207的阻抗相对于电阻器R太高，电压感测器203确立LO信号，并使HI信号为负。阻抗控制逻辑205通过对SUM[5:0]增加做出回应，以减少阻抗产生器207的阻抗。在本实施例中，尽管也考虑具有比例关系，但数值SUM[5:0]与阻抗产生器207的阻抗成反比。

在一实施例中，电压感测器203包括一对感测放大器(图中未示)，其分别具有与VDD的二分之一相差预定误差电压的参考电压设定。在这种情况下，一个高感测放大器具有一个大约为1/2 VDD之上的误差电压的设定点，以用于控制HI信号，而一个低感测放大器具有一个大约为1/2 VDD之下的误差电压的设定点，以用于控制LO信号。每一感测放大器将与其相关的设定点的电压与INP信号的电压进行比较。如果INP信号的电压升高到高过VDD的量超过误差电压的二分之一，则确立HI信号，如果INP信号降到低于VDD的量低于误差电压的二分之一，则确立LO信号，并且如果INP与1/2 VDD的差别在误差电压的二分之一之内，则不确立HI信号，也不确立LO信号，且不发生任何动作。在一个更为具体的实施例中，预定误差电压大约为50mV，这样高感测放大器被设定为1/2 VDD之上大约25mV，而低感测放大器被设定为1/2 VDD之下大约25mV。为了获得更高的精度，可以为误差电压的差距设置一个严格的容许限度，否则为了节省电能，可以设置一个较宽的容许限度。

在一个实施例中，阻抗控制逻辑205是一个数字电路，由INT BCLK信号控制，并在选定的INT BCLK信号周期内，比如在每一信号周期内或每隔一个信号周期内，对数值SUM[5:0]进行调节(例如：增加与减少)。

将INT BCLK和SUBEN信号、数值PADD[5:0]和数值SUM[5:0]提供给偏移调节逻辑209，由其输出PSUM[5:0]值。在选定的时脉信号INT BCLK周期内，如每隔一个时脉信号，偏移调节逻辑209根据数值PADD[3:0]和控制信号PSUBEN对PSUM[5:0]的值进行调节(例如：增加或减少)。如前所述，在一实施例中，数值PADD[3:0]与数值SUM[5:0]或相加或相减，而在另一实施例中，数值SUM[5:0]根据PADD[3:0]的值按比例增加或减少。最终结果由偏移调节逻辑209确立，即IC 101的总线105上的数值PSUM[5:0]。在此，数值PADD[3:0]可视为数值SUM[5:0]的偏压调整版。

请参阅图3所示，是根据本发明的一实施例实施的一种阻抗产生器300的示意图，该阻抗产生器即可用于阻抗产生器207，和/或用于任一上拉逻辑元件107。阻抗产生器300包括一63P通道元件P1-P63的二进制数组。在一个实施例中，每个P通道元件P63:P1都是匹配的，因此汲极到源极的阻抗相同。每一元件P63:P1的元件的源极与VDD耦接，而汲极与上拉信号PUP耦接，上拉信号PUP代表阻抗产生器207的INP信号或任一上拉逻辑元件107的对应OUTx信号。当采用阻抗产生器207时，元件P63:P1被以对应每一6位元二进制阻抗数值XSUM[5:0]进行二进制编组，以代表数值SUM[5:0]，而当采用任何一上拉逻辑元件107时，则代表数值PSUM[5:0]。第一数组是一个单独元件P1，其具有一个接收信号PS0的闸极，第二数组301包括2个元件P2和P3(P3:P2)，其每一元件具有接收信号PS1的闸极，第三数组303包括4个元件P4～P7(P7:P4)，其每一元件具有接收信号PS2的闸极，第四数组305包括8个元件P8～P15(P15:P8)，其每一元件具有接收信号PS3的闸极，一个第五数组307包括16个元件P16～P31(P31:P16)，其每一元件具有接收信号PS4的闸极，和第六数组309包括32个元件P32～P63(P63:P31)，其每一元件具有接收信号PS5的闸极。

PS5-PS0信号共同形成一个由一缓冲器301发出的二进制数字值，缓冲器301接收数值XSUM[5:0]。每一PS5-PS0信号都是XSUM[5:0]相应的缓冲级。例如，被缓冲的XSUM5位元可用以产生PS5信号，被缓冲的XSUM4位可用以产生PS4位等等，依次类推。这样，当数值XSUM[5:0]被增加时，VDD和PUP信号之间的阻抗下降，反之亦然。例如，一个100000b的XSUM[5:0]数值启动数组309并联耦接大约P通道元件的一半(或32)，而一个100010b的XSUM[5:0]数值启动数组303和309并联耦接P通道元件的34等等，依次类推。一个000000b的XSUM[5:0]关闭所有P通道元件呈高阻抗状态，而数值111111b启动P通道元件所有63个呈最低阻抗级。在一个实施例中，元件P63:P1的数组被按大小排列和分组，以对预期的操作温度和总线电压条件范围提供一范围在大约20～150欧姆之间的上拉阻抗，并为预期的制造工艺的差异留出余地。

请参阅图4所示，是显示根据本发明的一较佳实施例的根据一参考电阻控制至少一个输出的上拉终端阻抗的方法的流程图。在第一框401内，将一可选偏移调节值程序化。在前述的一IC实施例中，其是将IC 101内的选定熔丝熔断，以提供一种控制机制用于补偿IC 101的工艺差异。下一框403中，对一具有一参考阻抗输入和参考电阻的参考阻抗产生器施加一参考电压。在图中所示的实施例中，参考电压可为一个电压源，如VDD信号等，被施加在串联的参考电阻和参考阻抗输入。

在下一框405中，参考阻抗输入被周期性地(例如：连续地)调节，使参考阻抗产生器的阻抗与参考电阻的差距在预定的容许范围内。在如图所示的实施例中，参考电阻和参考阻抗产生器之间的中间接点处的电压被感测，并与参考电压(例如：VDD)的二分之一进行比较。在下一框407中，根据参考阻抗输入启动选定的参考阻抗产生器匹配阻抗元件的二进制数组。在图示的实施例中，参考阻抗输入是一个数字值，其中每位元启动一个匹配P通道元件的选定数组。

在下一框409中，根据参考阻抗输入控制终端阻抗输入，该终端阻抗输入提供给与相应输出耦接的每一上拉阻抗产生器。如果将一偏移调节值程序化，该偏移调节值则与参考阻抗输入结合，以在下一框411调节终端阻抗输入。在图示的实施例中，偏移调节逻辑209将数值PADD[5:0]与数值SUM[5:0]结合(加、减，或其他结合方式)，以产生数值PSUM[5:0]，并发送至每一上拉逻辑元件107。在下一框413中，根据终端阻抗输入启动选定的上拉阻抗产生器匹配阻抗元件的二进制数组。如前所述，每一上拉逻辑元件107包括如参考阻抗产生器207匹配的P通道元件的相同结构，这样输出上拉终端阻抗的根据是参考阻抗和任何输出偏移调节。

根据本发明的各个实施例所述的阻抗控制器对IC上的每一终端元件的终端电阻，在操作中以明显方式连续进行调节。终端阻抗被持续地监控和调节，以补偿温度、电压和制造工艺的差异，所采用的方法对于电路的基本操作是容易掌握的。VDD信号的波动对输出的终端阻抗没有影响，因为变化是以与INP信号成比例的方式发生的。电阻R提供的好处是独立于IC 101的温度变化。

尽管已经根据最佳实施方式对本发明进行的说明，仍可对发明做出其他改变方式。例如，可采用不同的方法均衡可程序化阻抗产生器207与参考电阻器的阻抗，比如电流技术或等效技术等。还有，尽管在此公开了使用金属氧化物半导体(MOS，metal-oxide semiconductor)类型的元件，包括互补型MOS元件，如，NMOS和PMOS晶体管等，本发明还可以以类似的方式应用在不同或相似类型的工艺和领域，如双极元件等。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (18)

1、一种阻抗控制器，是根据一参考值控制至少一个输出的终端阻抗，其特征在于其包括：

一可程序化参考阻抗产生器，用以产生一受一参考阻抗控制输入控制的一参考阻抗；

至少一终端逻辑元件，每一该终端逻辑元件包括一可程序化终端阻抗产生器，其中该可程序化终端阻抗产生器与一相应输出耦接，并受一终端阻抗控制输入的控制；以及

一阻抗匹配控制器，不中断地调节该参考阻抗控制输入，以使该参考阻抗与该参考值的差距在一预定容许偏差内，并根据该参考阻抗控制输入产生该终端阻抗控制输入。

2、根据权利要求1所述的阻抗控制器，其特征在于其中所述的可程序化参考阻抗产生器和每一该至少一可程序化终端阻抗产生器包括匹配P通道元件的一二进制数组，且该可程序化参考阻抗产生器和所有该至少一个可程序化终端阻抗产生器中的每一个都提供与一电源电压相关的一上拉阻抗。

3、根据权利要求1所述的阻抗控制器，其特征在于其中所述的阻抗匹配控制器包括：

一电压感测器，用以感测该参考元件产生的参考电压与该可程序化参考阻抗产生器的电压之间的电压差，并设定对应到此电压差的指示性的一误差信号；以及

一阻抗控制逻辑，根据该误差信号调节该参考阻抗控制输入。

4、根据权利要求3所述的阻抗控制器，其特征在于其中所述的参考值包括一参考电阻器，其中一电压源被施加在该参考电阻器与该可程序化参考阻抗产生器，其中该参考电阻器是在一中间接点和该可程序化参考阻抗产生器耦接，且其中该电压感测器设定该误差信号，以指示相对于该电压源电压准位的二分之一的电压的该中间接点的电压。

5、根据权利要求3所述的阻抗控制器，其特征在于其中所述的阻抗控制逻辑接收一时脉信号，并在该时脉信号的选定周期期间对该参考阻抗控制输入进行增加或减少。

6、根据权利要求1所述的阻抗控制器，其特征在于其中所述的阻抗匹配控制器还包括一偏移调节逻辑，用以将一偏移值与该参考阻抗控制输入结合，并提供该终端阻抗控制输入。

7、根据权利要求6所述的阻抗控制器，其特征在于其更包括已程序化的一输出偏移逻辑，用以提供该偏移值。

8、一种集成电路(IC)，其特征在于其包括：

多数个接脚，包括一参考接脚与至少一个输出接脚，该参考接脚是用以耦接至一外部参考电阻器；

至少一终端逻辑元件，每一该终端逻辑元件包括一可程序化终端阻抗产生器，受一终端阻抗控制输入的控制，并与对应的该至少一输出接脚耦接；以及

一阻抗匹配逻辑，包括：

一可程序化参考阻抗产生器，受一参考阻抗控制输入的控制；

一比较器逻辑，不中断地调节该参考阻抗控制输入，以使该参考电阻器和该可程序化参考阻抗产生器的值相差在一预定容许范围内；以及

一输出终端逻辑，用以根据该参考阻抗控制输入控制该终端阻抗控制输入。

9、根据权利要求8所述的集成电路，其特征在于其更包括：

一输出偏移逻辑，用以提供一调节值；以及

该输出终端逻辑包括一偏移调节逻辑，用以耦接该参考阻抗控制输入与该调节值，以提供该终端参考控制输入。

10、根据权利要求9所述的集成电路，其特征在于其中所述的可程序化参考阻抗产生器和每一该可程序化终端阻抗产生器包括一匹配P通道阻抗器的一二进制数组。

11、根据权利要求8所述的集成电路，其特征在于其中所述的比较器逻辑包括：

一电压感测器，耦接至该参考接脚和该可程序化参考阻抗产生器，用以检测跨越该参考电阻器和该可程序化参考阻抗产生器的电压，并确立一指示性的误差信号；以及

一参考阻抗逻辑，用以根据该误差信号调节该参考阻抗控制输入。

12、根据权利要求11所述的集成电路，其特征在于其中一参考电压被施加跨越在通过一接点相串接的该参考电阻器和该可程序化参考阻抗产生器，并且当该接点的电压与该参考电压的二分之一间的差距在一预定误差电压之内时，该电压感测器确立指示用的一误差信号。

13、根据权利要求11所述的集成电路，其特征在于其中所述的参考阻抗控制输入包括一数字值，其中该参考控制逻辑接收一时脉信号并在该时脉信号的选定周期内对该参考阻抗控制输入进行增加或减少。

14、一种根据参考电阻控制至少一输出上拉终端阻抗的方法，其特征在于其包括以下步骤：

在串接的该参考电阻和一参考阻抗产生器施加一参考电压，该参考阻抗产生器具有一参考阻抗输入；

定期调节该参考阻抗输入，以将参考阻抗产生器和参考电阻的电压的差距控制在一预定容许范围内；以及

根据该参考阻抗输入控制至少一上拉阻抗产生器的一终端阻抗输入，每一上拉阻抗产生器与一相应输出相耦接。

15、根据权利要求14所述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其特征在于其更包括以下步骤：

感测该参考阻抗产生器和参考电阻之间的接点的电压；以及

定期调节包括将中间接点的电压与该参考电压的二分之一进行比较。

16、根据权利要求14所述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其特征在于其中所述的定期调节该参考阻抗输入包括在选定时脉周期内对一数字值的增加和减少。

17、根据权利要求14所述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其特征在于其更包括以下步骤：

程序化一偏移调节数值；以及

通过结合该偏移调节值与该参考阻抗输入来控制一终端阻抗输入。

18、根据权利要求14所述的根据参考电阻控制至少一输出上拉终端阻抗的方法，其特征在于其更包括以下步骤：

根据该参考阻抗输入启动选定的参考阻抗产生器匹配P通道元件的一二进制数组；以及

根据该终端阻抗输入启动选定的每一上拉阻抗产生器匹配P通道元件的一二进制数组。

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