TWI323023B - Soi sram product with reduced floating body effect and the method thereof - Google Patents
Soi sram product with reduced floating body effect and the method thereof Download PDFInfo
- Publication number
- TWI323023B TWI323023B TW094143702A TW94143702A TWI323023B TW I323023 B TWI323023 B TW I323023B TW 094143702 A TW094143702 A TW 094143702A TW 94143702 A TW94143702 A TW 94143702A TW I323023 B TWI323023 B TW I323023B
- Authority
- TW
- Taiwan
- Prior art keywords
- memory
- substrate
- insulating layer
- layer
- semiconductor
- Prior art date
Links
- 230000000694 effects Effects 0.000 title description 8
- 238000000034 method Methods 0.000 title description 5
- 239000000758 substrate Substances 0.000 claims description 149
- 239000004065 semiconductor Substances 0.000 claims description 102
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 238000009792 diffusion process Methods 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 230000003068 static effect Effects 0.000 claims description 5
- 238000003491 array Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910001347 Stellite Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- AHICWQREWHDHHF-UHFFFAOYSA-N chromium;cobalt;iron;manganese;methane;molybdenum;nickel;silicon;tungsten Chemical compound C.[Si].[Cr].[Mn].[Fe].[Co].[Ni].[Mo].[W] AHICWQREWHDHHF-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 210000001787 dendrite Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
1323023 .九發:明.斌::明” 【發明所屬之技術領域】 本發明是有關於一種絕緣層上有半導體 (semiconductor- on-insulator ， SOI )靜態隨機存取記憶 體（Static Random Access Memory，SRAM )元件具有縮 小浮置體效應。 【先前技術】 半導體元件能形成於塊狀半導體基底或絕緣層上有半 導體（semiconductor-on-insulator，SOI)結構之上。相較 於形成於塊狀半導體基底之上的半導體元件（塊狀元件）， 形成於丨結構之上的半導體元件（SOI元件）一般具有 低寄生電容、高切換速度、低功率消耗、高電路集積密度及 高產率等優點。 傳統的SOI元件，如第1圖所示之電晶體1〇〇形成於 SOI結構102之上。SO丨結構102包括半導體基底1〇4、絕 緣層106位於半導體基底104之上以及半導體層1〇8位於 絕緣層106之上。半導體基底1〇4可以包括矽。絕緣層1〇6 可以包括埋入式氧化矽。半導體層1〇8可以包括矽層、矽 鍺層或是其他半導體層，以及可以摻雜N型或p型雜質。 電晶體100包括源極憎和没極112以—擴散區域形成於 半導體層1G8之内。通道區114係、為部分位於源極11〇和 沒極112之間的半導體層·。電晶冑⑽更包括閉絕緣 層116形成於通職114之上而閘電極118形成於閉絕緣 5 1323023 層11 6之上。 記憶體元件例如靜態隨機存取記憶體元件形成於S〇丨 結構之上以達成相較於SRAM形成於塊狀半導體基底之上 具有較佳效能的目的。傳統SOI SRAM更包括和電晶體1 〇〇 相似的電晶體和其他元件例如電容和/或電阻。
第2A至2E圖係繪示傳統s〇| SRAM元件200的一個 範例。第2A圖係為SOI SRAM元件200的平面視圖。如第 2A圖所示’ SOI SRAM元件200包括記憶體陣列202。記 憶體陣列202區分為4個記憶體區塊204。一位置解碼器 206解碼位置輸入（未繪示）到s〇l SRAM元件200，提供 字元線位置資訊到全域字元線208，以及提供位元線位置到 至記憶體區塊204。 第2B圖係繪示每一記憶體區塊204的結構。如第2B 圖所示，每一記憶體區塊204包括複數個小記憶體陣列， 或記憶體組21 0。每一記憶體組21 0對應一區域字元線解 碼器212, 一位元線解碼器214,和一或多個字元線感應放 大器（BL-SA)電路216 (其中每一記憶體組210僅繪示一 個來對應）。區域字元線解碼器212耦合全域字元線208， 全域字元線208與記憶體組21 〇的字元線（未繪示）平行， 區域字元線解碼器212用來接受字元線位置資訊。位元線 解碼器21 4與位置解碼器206耦合以經由區域位元線位置 線215接受位元線位置資訊。BL-SA電路216提供記憶體 組21 0與外部電路（未繪示）間之資料路徑。 第2C圖係繪示記憶體組2彳〇的結構。如第2c圖所示， 6 1323023 每一記憶體組210包括記憶胞218的陣列以複數列和複數 行排列，每一列對應到一對位元線220 ( 22〇1 ' 22〇2、 22°3.......)和 222 ( 222^ 222^ 2223 ……）和每— 對應到一字元線224 ( 2241、2242、2243……）。位元Z 220和222連結到對應的位元線解碼器214和和至少—對 應的BL-SA電路216。字元線224連結到對應的區域字元 線解碼器212。每一記憶胞218包括一或多個和第，圖所 示之電晶體1〇〇相似的電晶體。記憶胞218的結構為本技 術領域者所熟知故未在第2C圖詳係繪示。 傳統SOI SRAM的效能受限於所謂的浮體效應。例如， S RAM元件包括電晶體1 〇〇，半導體層1 〇8構成電晶體 100的主體區域且電性隔離。據此，半導體層108的電位 是浮置的而且可經由對半導體層1〇8的充放電來做調整。 例如，半導體層1 08可藉由衝擊離子化電流、接面漏電流 且/或閘極誘發汲極漏電流來進行充放電。半導體層彳〇8的 φ 電荷分佈實質上會被基底104上之電荷分佈所影響。因為 浮體效應，傳統的SOI SRAM元件需要較高的最低操作電 壓 Vmin。 根據傳統的技術’為了降低浮體效應以降低最低操作電 壓vmin ’一般是在SOI SRAM元件的周邊提供基底接觸。 例如，如第2A圖所示，SOI SRAM元件200包括複數個基 底接觸230位於周邊區域》第2D圖係繪示由第2A圖基底 接觸230剖面線A-A’的剖面示意圖。如第2D圖所示，SOI SRAM元件200形成於SO丨結構232之上，SOI結構232 7 G括半導體基底234、絕緣層236形成於半導體基底234 之上以及半導體層238形成於絕緣層236之上。複數個元 件、€緣區域240 (第2D途中僅繪示一個）形成於半導體層 38之内以提供s〇丨SRAM元件2〇〇不同部分的電性隔 離。基底接觸230可包括金屬插塞，金屬插塞設置在穿過 凡件絕緣區域240和絕緣層236的基底接觸孔洞（未標號） 中乂電性連結一位於半導體基底234的重摻雜擴散區域 242。擴散區域242和半導體基底234具有相同電性的摻 f。例如，如果半導體基底234是p型，則擴散區域242 是p+型。因此，半導體基底234可由基底接觸230提供的 偏壓而獲得一適當的偏壓，例如接地而降低s〇丨sram元 件200的浮體效應。結果，與不具有基底接觸的元件相較， 第2A圖至第2D圖所示的記憶體元件2〇〇具有較低的最低 操作電壓Vmin。例如，記憶體元件2⑸具有較低的最低操 作電壓Vmin較不具有基底接觸的元件低伏特（V)。 第2A圖所示之基底接觸230為方形。基底接觸亦可為 如第2E圖所示之矩形接觸長條23〇,。 【發明内容】 與本發明的實施例相符，本發明提供一種記憶體元件形 成於絕緣層上有半導體（so丨）結構之上，s〇丨結構包括— 基底、一絕緣層位於基底之上和一半導體層位於絕緣層之 上。記憶體元件具有一位於so丨結構之記憶區域的記憶體 陣列、複數個第一基底接觸位於記憶體元件之周邊區域和複 1323023 數個第二基底接觸位於S〇丨結構之記憶區域，其中第一基 底接觸和第二基底接觸形成於半導體層及絕緣層内並透出 半導體層以電性連結soi結構之基底。 與本發明的實施例相符’本發明提供一種記憶體元件形 成於絕緣層上有半導體（SOI)結構之上，SO丨結構包括一 基底、一絕緣層位於基底之上和一半導體層位於絕緣層之 上。記憶體陣列包括全域字元線、複數個記憶體區塊和複數 個第一基底接觸。每一記憶體區塊包括複數個記憶體組，每 "己隐體組包括較小的記憶體陣列、複數個區域字元線解碼 器連結到全域字元線和複數個BL_SA電路，其中每一記情 體組對應到一區域字元線解碼器和至少一 BL_SA電路。記 憶體元件更包括複數個第二基底接觸在記憶體元件的周邊 區域。第一基底接觸和第二基底接觸形成於半導體層及絕緣 層内並透出半導體層以電性連結s〇丨結構之基底。 本發明額外的特徵和優點部分如下所述，部分將由敘述 中顯而易見，或能由本發明的實例中習得。本發明的特徵和 優點將可藉由後續申請專利範圍中特別指出的的元件二 組合的意義而被瞭解和獲得。 、 、前述之一般敘述及接續的詳細說明將會是範例和 以提供對本發明進一步的說明。 釋 【實施方式】 請參照本發明的詳細實施例以及伴隨圖示之說明 示令相同或相似的部分會使用相同的標號。 仕圖 1323023 與本發明的實施例相符，本發明提供一種具有降低浮體 效應的so丨記憶體元件。 第3A圖至第3E圖係繪示本發明一實施例之s〇丨 SRAM元件300。第3A圖係為s〇| SR元件 視圖。如第3A圖所示，S0| SR元件3〇〇包括記憶體陣 列302。記憶體陣列3〇2區分為數個記憶體區塊3〇心一位 置解碼器306解碼位置輸入（未繪示）到s〇| sram元件 3〇〇,提供字元線位置資訊到全域字元線咖，以及提供位 元線位置到至記憶體區塊3〇4〇s〇| SRAM元件_也包括 複數個基底接觸309於周邊區域，周邊區域係如第3A圖所 示形成記憶體陣列302的記憶區域的外圍。 第3B圖係纷示每—記憶體區塊304的結構。如第3B 圖所不’每- s己憶體區力3〇4包括複數個小記憶體陣列， 或^憶體組310 °每一記憶體組310對應-區域字元線解 i益312位兀線解碼器314，和_或多個字元線感應放 大器（BL-SA)電路316 (其中每—記憶體組31。僅繪示一 個來對應）。區域全*姑& 予兀線解碼器312耦合全域字元線308， 區域線#312用來接受字元線位置資訊。位元線 解碼益314與位置解碼器刪輕合以經由區域位元線位置 線31 5接受位元绩你里-欠 線位置貝訊。BL-SA電路316提供記憶體 組31 0與外部電肷，土 & 、 路（未繪示）間之資料路徑。 —第3C圖係綠示記憶體組310的結構。如第3C圖所示， :記憶體組31〇包括記憶胞318的陣列以複數列和複數 行排列每列對應到一對位元線32〇 ( 320!、3202、 10 1323023 32〇3.......)和 322 ( 322!、3222、3223 .......)和每一行 對應到一字元線324 ( 324!、3242、3243 .......) 〇位元線 320和322連結到對應的位元線解碼器314和至少一對應 的BL-SA電路316。字元線324連結到對應的區域字元線 解碼器312。每一記憶胞318包括一或多個和第，圖所示 之電晶體100相似的電晶體。記憶胞318的結構為本技術 領域者所熟知故未在第3C圖詳係繪示。 本發明係在記憶區域提供基底接觸。例如，如第3A圖 所不，SOI SRAM元件300更包括複數個基底接觸33〇於 如第3A圖所示形成記憶體陣列3〇2的記憶區域。 藉由提供固定的偏壓電位，例如接地電位到基底接觸 309和330而實質上抑制s〇| SRAM元件3〇〇的浮體效應。 基底接觸3G9和330具有相同的結構第3D圖係繪示本
發明實施例中基底接觸309和33〇的剖面示意圖。如第3D 圖所示，SOI SRAM元件3〇〇形成於s〇丨結構332之上， SOI結構332包括半導體基底334、絕緣層咖形成於半 導體基底334之上以及半導體層338形成於絕緣層咖之 上。絕緣層336包括敦化石夕材質例如埋入式氧化石夕。半導 體層338包括石夕。複數個元件絕緣區域(第途中僅 繪示一個）形成於半導·髀思 等體層338之内以提供s〇| SRAM元 件300不同部分的電性隅齙 ^ ^離。形成基底接觸孔洞342穿過 元件絕緣區域3 4 0和絕缝思^ e 緣層336。導體插塞344形成於基 底接觸孔洞342内以電柹毺沾 ,^ u 电/·生連結一位於半導體基底334的重 摻雜擴散區域346。導體插金 趙插塞344可包括導體材質例如摻 11 雜多曰曰矽或金屬。擴散區域346和半導體基底334具有相 ，電性的摻雜。例如果半導體基底334是P型，則擴 政區域346疋P型。一内層介電層348形成於半導體層338 之上。一接觸孔洞350形成於内層介電層348内且一金屬 塞352形成於接觸孔洞35〇内並與導體插塞344接觸。 因此，如第3D圖所示，基底接觸3〇9和33〇包括一具有導 體插塞344和金屬插塞352的堆疊結構。 行文至此，習知此技術者當如製造基底接觸3〇9和33〇 的方法。例如，如第3D圖所示之基底接觸3〇9和33〇可以 根據如下述之方法製造。首先，以蝕刻在元件絕緣區域3扣 和絕緣層336形成基底接觸孔洞342。接著以離子植入和 擴散形成擴散區域346。藉由沉積摻雜多晶矽於基底接觸孔 洞342及半導體層338之上，再以化學機械研磨或餘刻平 坦化摻雜多晶矽以形成導體插塞344。沉積内層介電層348 於半導體層338之上。形成接觸孔洞35〇形成於内層介電 層348内。一金屬層沉積於内層介電層348之上及接觸孔 洞350内，然後蝕刻以形成金屬插塞352。 在本發明的實施例中，如第3E圖所示，可藉由一石夕化 金屬可形成包括矽化金屬之基底接觸309和330 〇在第3D 圖與第3E圖中，相同的部分具有相同的標號。如第3日圖 所示’矽化金屬層354形成於基底接觸孔洞342的底部。 内層介電層348’形成於基底接觸孔洞342内及半導體層 338之上。接觸孔洞350'形成於内層介電層348，内以及金 屬插塞352,形成於接觸孔洞350’内。因此，如第3E圖所示， 12 1323023 金屬插塞352'及矽化金屬層354組成基底接觸309和 330。石夕化金屬製程為習知此技術者均知，在此不再詳述。 在本發明的實施例中，如第3F圖所示，可藉由一石夕化 金屬可形成包括石夕化金屬之基底接觸309和330。在第3D 圖與第3E圖中’相同的部分具有相同的標號。如第3E圖 所示’矽化金屬層354形成於基底接觸孔洞342的底部。 内層介電層348’形成於半導體層338之上。接觸孔洞35〇, φ 形成於内層介電層348’内以及金屬插塞352,形成於接觸孔 洞350’内。因此，如第3F圖所示，金屬插塞352,及石夕化金 屬層354組成基底接觸309和330。碎化金屬製程為習知 • 此技術者均知，在此不再詳述。 在本發明一實施例中’基底接觸33〇的導體插塞344 可以形成在無SOI SRAM元件300形成的區域。傳統上， 為了避免重新設計SOI元件的佈局，SOI SRAM元件可採 用塊狀SRAM元件的佈局。例如，第4A圖係繪示塊狀sram φ 兀件部分佈局400。如第4A圖所示，例如標記404的特徵 係用於對準和用於擴散井形成接觸之井連接4〇6形成在區 域402。當SOI SRAM元件具有和塊狀SRam元件部分佈 局400相似的佈局時，不需形成井連接4〇6。因此，基底 接觸330可以形成在如第4B圖所示之一對應到塊狀SRAM 元件部分佈局形成井連接406的區域。 在本發明的實施例中’基底接觸33〇亦可形成於不需 ^成記憶體兀件3〇〇其他部分的區域，在此區域一金屬層 可形成金屬插塞352 (第3D圖）或352,（第3E圖）。一半 13 :體兀件或電路包括數層圖案化金屬層，且每一圖案化金屬 曰藉由★内層"電層隔離。傳統數層圖案化金屬層會以⑷、 M2等等來標示’其中M1位於最下層。例如，3〇丨sram 一牛 可以包括圖案化M1、M2、M3和金屬插塞352及 /’包括在圖案化M1之内。因此，基底接觸330可形成於 傳統不具有Μ1特徵的區域。 另一情形，SOI SRAM元件3〇〇可運用扭曲位元線結 ’其t位元線對巾的位元線在—處以上交叉。帛5圖係 繪不具有扭曲位元線結構之部分記憶體組31()。如第5圖所 不，每一對位元線 320,（ 320、、32〇,2、32〇,3....... 322，（ 322,1、322,2、322,3 .......)在某些交會點彼此交錯。 一般而言每-對位元線32G，和322，係藉由較高層的金屬詹 例如M2交錯’第6圖絲示位域32Q，和322，交錯點的 剖面示意圖，但僅繪示出位元線32〇，。如第6圖所示，位 元線320,包括…的不連續片段356(第6圖中繪示出兩 和M2的連結物358 (第6圖中僅繪示出—個）形成。一内 層介電層360沉積形成於^和M2之間而連結物358 = 形成於内層介電層360内的介層窗362連結不連样片p 356。因為位元線32〇,和322,係在較高層的金屬層二二 父錯，基底接觸330可以形成在交錯點，例如如第 示之位於不連續片段356間的空隙。 再者，區域位元解碼器312經由較高層的金屬連 全域字元纟3G8。因此，基底接觸33。可以形成於 圖所示區域位元解碼器31 2連結到全域字元線、弟 的點。 1323023 第7圖係繪示僅有一記憶區域塊304的記憶體陣列3〇2、 全域字元線308和形成於記憶體區塊304的基底接觸330 的平面視圖。 在本發明的實施例中，基底接觸330可形成於如第8 圖所示之位元線320、322和320,、322,和BL-SA電路316 的邊緣之間。第8圖係繪示僅有一記憶體組31 0的記憶體 區塊304、BL-SA電路316和基底接觸330形成於其上的
平面視圖。 在本發明的實施例中，基底接觸330可形成於如第9 圖所示之記憶體組310之記憶體陣列和區域字元線解碼器 31 2的邊緣之間。第9圖係繪示僅有一記憶體組31 〇的記 憶體區塊304、區域字域解碼器312和基底接觸33〇形 成於其上的平面視圖。 雖然本發明已以數較佳實施例揭露如上，然其並非用以 :定本發明，任何熟習此技藝者，在*麟本發明之精神和 f圍内，當可作各種之更動㈣飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。據此，所有^ =取代與改變均為下料請專利簡所定義知本發 之範圍所涵攝。 旬路 L圖式簡單說明】 本發明上述及其他特徵可蕤 JSJ _ . -日由以下的實施例及相關的 圖不來做進一步的了解。必 關的 款貝強調的疋，根據業界桿準會 務，各種結構並非⑧尺寸繪示。事 辛界棕準實 耳上為了时論上的清楚， 15 1323023 告種結構的尺寸大小可任意增減。 第1圖係繪示傳統電晶體形成於SOI結構之上； 第2A圖至第2E圖係繪示傳統SOI SRAM元件的一個 範例； 第3A圖至第3F圖係繪示本發明一實施例之s〇| SRAM元件； 第4A圖和第4B圖係繪示本發明一實施例之基底接觸 之排列； 第5圖和第6圖係繪示本發明另一實施例之基底接觸 之排列； 第7圖係繪示本發明另一實施例之基底接觸之排列； 第8圖係繪示本發明另一實施例之基底接觸之排列； 以及 第9圖係繪示本發明另一實施例之基底接觸之排列。 【主要元件符號說明】 1〇〇:電晶體 102、232、332:絕緣層上有半導體結構 104、234 :半導體基底 106、236 :絕緣層 108、238 :半導體層 11 0 :源極 112 :汲極 114 :通道區 16 1323023 11 6 :閘絕緣層 11 8 :閘電極 200、300 :絕緣層上有半導體靜態隨機存取記憶體 202、302 :記憶體陣列 204、304 ··記憶體區塊 206、306 :位置解碼器 208、308 :全域字元線 21 0、31 0 :記憶體組 212、312:區域字元線解碼器 214、314 :位元線解碼器 21 5、31 5 :區域位元線位置線 216、316:字元線感應放大器電路 218、318 :記憶胞 220、22〇1、2202、2203、222、222ι、2222、2223、 320、32(^、3202、3203、322、322!、3222、3223、 320’、320、、320,2、320,3、322’、322V 322,2、322,3 : 位元線 224、22〜、2242、2243、324、324ι、3242、3243 : 字元線 230 ' 309 ' 330 ··基底接觸 230’ ：矩形接觸長條 240、340 :元件絕緣區域 242、346 :重摻雜擴散區域 342 :基底接觸孔洞 17 1323023 344 :導體插塞 348、348’、360 :内層介電層 350 :接觸孔洞 352、352’ ：金屬插塞 354:梦化金屬層 356 :不連續片段 358 :連結物 400 :塊狀SRAM元件部分佈局 402 :區域 404 :標記 406 :井連接
18
Claims (1)
- 丄 U3023 十、申請專利範圍 ' . _ · ... 1 · 一種記憶體元件，形成於絕緣層上有半導體結構之 上，該絕緣層上有半導體結構包括一基底、一絕緣層2於該 土底之上和半導體層位於該絕緣層之上，該記憶體元件包 括： 一記憶體陣列位於該絕緣層上有半導體結構之記憶區 • 域，該記憶體陣列包括複數對位元線，至少一對該些位元線 在一或多個交錯點彼此交錯； 複數個第一基底接觸位於該記憶體元件之周邊區域；以 . 及 複數個第二基底接觸位於該絕緣層上有半導體結構之 記憶區域，且至少一該些第二基底接觸位在該些位元線之交 錯點；以及 其中該些第一基底接觸和該些第二基底接觸形成於該 半導體層及該絕緣層内並電性連結該絕緣層上有半導體結 構之該基底。 2. —種記憶體元件，形成於絕緣層上有半導體結構之 上’該絕緣層上肴半導體結構包括一基底、一絕緣層位於該 基底之上和一半導體層位於該絕緣層之上，該記憶體元件包 括： 一記憶體陣列位於該絕緣層上有半導體結構之記憶區 域’該記憶體陣列包括一全域字元線和複數個記憶體組，每 19 1323023 該些記憶體組包括 一該些記憶體組包括較小的記憶體陣列 複數個區域字元線連結該全域字元線； 及 複數個第一基底接觸位於該記悵體 元件之周邊區域；以 複數個第二基底接觸位於該 ^ ^ Q Λ絕緣層上有半導體結構之 β己憶&域，且該些第二基底接觸之— 社兮公, 形成於該區域字元線連 結該全域子兀線之連結點處； m其中該些第一基底接觸和該些第 半導體層及該絕緣層内並電性連結該 構之該基底。 ^基底接觸形成於該 絕緣層上有半導體結 ^ —種記憶體元件’形成於絕緣層上有半導體結構之 ^該絕緣層上有半導體結構包括_基底、—絕緣層位於該 :底之上和-半導體層位於該絕緣層之上，該記憶 包 括： 一記憶體陣列位於該絕緣層上有半導體結構之記憶區 域’該記憶體陣列包括複數個記憶體組，每一該些記憶體組 包括較小的記憶體陣列和複數個對應字元線感應放大器電 路； 複數個第一基底接觸位於該記憶體元件之周邊區域；以 及 複數個第二基底接觸位於該絕緣層上有半導體結構之 記隐區域且至；一該些第二基底接觸形成於該些記憶體組 之一與該些字元線感應放大器電路之—的邊緣之間； 20 1323023 其中該些第一基底接觸和該些第二基底接觸形成於該 半導體層及該絕緣層内並電性連結該絕緣層上有半導體結 構之該基底。 4_ 一種記憶體元件，形成於絕緣層上有半導體結構之 上’該絕緣層上有半導體結構包括一基底 '一絕緣層位於該 基底之上和一半導體層位於該絕緣層之上，該記憶體元件包 括： 一記憶體陣列位於該絕緣層上有半導體結構之記憶區 域’該記憶體陣列包括複數個記憶體組，每一該些記憶體組 包括較小的記憶體陣列和複數個對應區域字元線解碼器； 複數個第一基底接觸位於該記憶體元件之周邊區域；以 及複數個第二基底接觸位於該絕緣層上有半導體結構之 記憶區，域’且至少一該些第二基底接觸形成於該些記^體組 之一和該些區域字元線之一的邊緣之間； 其中該些第一基底接觸和該些第二基底接觸形成於該 半導體層及該絕緣層内並電性連結該絕緣層上有半導體結 構之該基底。 ...... 地I圮憶體元 件，其中更包括一基底接觸孔洞穿過該半導體層和該絕緣 層’ -内層介電層形成覆蓋該半導體層，和—接觸孔洞位於 該内層介電層之内，其中-或多個該些第—基底接觸和該些 21 1323023 第二基底接觸包括： 一導體插塞位於該基底接觸孔洞内；以及 一金屬插塞位於該接觸孔洞内。 6 _如申請專利範圍第5項所述之記憶體元件，其中該 絕緣層上有半導體結構之該基底包括一具有一重摻雜擴散 區域的半導體’該重摻雜擴散區域和該基底具有相同的電 性’及其中該導體插塞接觸該重摻雜擴散區域。 7 ·如申請專利範圍第5項所述之記憶體元件，其中該 半導體層包括複數個元件絕緣區域，及該基底接觸孔洞穿過 該些元件絕緣區域其中之一。 8.如申請專利範圍第1 -4項其中之一所述之記憶體元 件，其中更包括一基底接觸孔洞穿過該半導體層和該絕緣 層，一内層介電層形成覆蓋該半導體層和該基底接觸孔洞之 内，和一接觸孔洞位於該内層介電層及該基底接觸孔洞之 内，其中一或多個該些第一基底接觸和該些第二基底接觸包 括： 一矽化金屬層位於該接觸孔洞的底部；以及 一金屬插塞位於該接觸孔洞和該基底接觸孔洞之内。 9.如申請專利範圍第8項所述之記憶體元件，其中該 絕緣層上有半導體結構之該基底包括一具有一重摻雜擴散 22 1323023 區域的半導體，該重摻雜擴散區域和該基底具有相同的電 性’及其中該矽化金屬層接觸該重摻雜擴散區域。 10·如申請專利範圍第8項所述之記憶體元件，其中 該半導體層包括複數個元件絕緣區域，及該基底接觸孔洞穿 過該些元件絕緣區域其中之一。 11. 一種記憶體元件，形成於絕緣層上有半導體結構之 上，該絕緣層上有半導體結構包括一基底、一絕緣層位於該 基底之上和一半導體層位於該絕緣層之上，該記憶體元件包 括： 一記憶體陣列位於該絕緣層上有半導體結構之記憶區 包括： 全域字元線； 複數個記憶體區塊’每一該些記憶體區塊包括： 複數個記憶體組’每一該些記憶體組包括較 小的記憶體陣列； 複數個區域字元線解碼器連結到該全域字元 線；以及 複數個字元線感應放大器電路，其中每一該 些記憶體組對應到該些區域字元線解碼器和至少 一字元線感應放大器電路；以及 複數個第一基底接觸；以及 複數個第二基底接觸在該記憶體元件的周邊區域，其中 23 1323023 該些第一基底接觸和該些第二基底接觸形成於該半導體層 及該絕緣層内並電性連結該絕緣層上有半導體結構之該基 底0 12 ·如申請專利範圍第11項所述之記憶體元件’其中 該記憶體元件包括至少一區域對應到塊狀記憶體元件形成 井連接之區域，其中至少一該些第二基底接觸位於該區域 内。 1 3.如申請專利範圍第11項所述之記憶體元件，其中 該si憶體陣列包括複數對位元線，至少一對該些位元線在一 或多個交錯點彼此交錯，且其中至少—該些第二基底接觸形 成在位元線之交錯點。 14.如申請專利範圍第11項所述之記憶體元件，其中 至少一該些第一基底接觸形成於該區域字元線連結該全域 字元線之連結點處。 1 5.如申請專利範圍第11項所述之記憶體元件，其中 至少一該些弟一基底接觸形成於該些記憶體組之一與對應 之該些區域字元線解碼器的邊緣之間。 16_如申請專利範圍第11項所述之記憶體元件，其中 至少一該些第一基底接觸形成於該些記憶體組之一與對應 24 1323023 之該些字元線感應放大器電路的邊緣之間。 1 7.如申請專利範圍第11項所述之記憶體元件，更包 括一基底接觸孔洞穿過該半導體層和該絕緣層，一内層介電 層形成覆蓋該半導體層，和一接觸孔洞位於該内層介電層之 内，其中一或多個該些第一基底接觸和該些第二基底接觸包 括：一導體插塞位於該基底接觸孔洞内，該導體插塞包括摻 雜多晶碎或金屬；以及 一金屬插塞位於該接觸孔洞内。 1 8.如申請專利範圍第11項所述之記憶體元件，更包 括一基底接觸孔洞穿過該半導體層和該絕緣層，一内層介電 層形成覆蓋該半導體層和該基底接觸孔洞之内，和一接觸孔 洞位於該内層介電層及該基底接觸孔洞之内，其中一或多個 該些第一基底接觸和該些第二基底接觸包括： 一矽化金屬層位於該接觸孔洞的底部；以及 一金屬插塞位於該接觸孔洞和該基底接觸孔洞之内。 25 1323023 七、(一）、本案指定代表圖為：第 3A 8 (二）、本代表圖之元件代表符號簡單說明： 300 :絕緣層上有半導體靜態隨機存取記憶體 302 :記憶體陣列 304 :記憶體區塊 306 :位置解碼器 308 :全域字元線 309、330 :基底接觸 義〔論_参也爹為表，靖揭承蕞遍顯示發明轉徵 .............. .. .....· ; ；.-.；；； ：：. '.......... .· .* .
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/105,452 US7365396B2 (en) | 2005-04-14 | 2005-04-14 | SOI SRAM products with reduced floating body effect |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200636926A TW200636926A (en) | 2006-10-16 |
| TWI323023B true TWI323023B (en) | 2010-04-01 |
Family
ID=37077922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094143702A TWI323023B (en) | 2005-04-14 | 2005-12-09 | Soi sram product with reduced floating body effect and the method thereof |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7365396B2 (zh) |
| CN (1) | CN100449763C (zh) |
| TW (1) | TWI323023B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070102760A1 (en) * | 2005-11-10 | 2007-05-10 | Honeywell International Inc. | Inhibiting radiation hardness of integrated circuits |
| US7999320B2 (en) * | 2008-12-23 | 2011-08-16 | International Business Machines Corporation | SOI radio frequency switch with enhanced signal fidelity and electrical isolation |
| US9640611B2 (en) | 2014-03-19 | 2017-05-02 | Texas Instruments Incorporated | HV complementary bipolar transistors with lateral collectors on SOI with resurf regions under buried oxide |
| US10276371B2 (en) * | 2017-05-19 | 2019-04-30 | Psemi Corporation | Managed substrate effects for stabilized SOI FETs |
| US10615252B2 (en) * | 2018-08-06 | 2020-04-07 | Nxp Usa, Inc. | Device isolation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055898A (en) * | 1991-04-30 | 1991-10-08 | International Business Machines Corporation | DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor |
| JPH08125034A (ja) * | 1993-12-03 | 1996-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3036588B2 (ja) * | 1997-02-03 | 2000-04-24 | 日本電気株式会社 | 半導体記憶装置 |
| JP2002110799A (ja) * | 2000-09-27 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2005
- 2005-04-14 US US11/105,452 patent/US7365396B2/en active Active
- 2005-12-09 TW TW094143702A patent/TWI323023B/zh active
-
2006
- 2006-01-04 CN CNB2006100003043A patent/CN100449763C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN1848440A (zh) | 2006-10-18 |
| TW200636926A (en) | 2006-10-16 |
| CN100449763C (zh) | 2009-01-07 |
| US20060231891A1 (en) | 2006-10-19 |
| US7365396B2 (en) | 2008-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107785371B (zh) | 静态随机存取记忆体装置 | |
| US7049654B2 (en) | Memory with split gate devices and method of fabrication | |
| JP3744938B2 (ja) | 自己増幅ダイナミックｍｏｓトランジスタメモリセルを有する装置の製法 | |
| KR100724029B1 (ko) | 반도체 장치 및 트랜지스터 | |
| US10229929B2 (en) | Semiconductor memory devices including protrusion pads | |
| KR100816970B1 (ko) | 반도체 구조의 전기 배선을 형성하는 방법 | |
| TWI476902B (zh) | ６ｆ動態隨機存取記憶體單元 | |
| EP1253634A2 (en) | Semiconductor device | |
| KR20020061096A (ko) | 자기반도체 기억장치 및 그 제조방법 | |
| JPH1065031A (ja) | Ｅｅｐｒｏｍ | |
| EP1938378A2 (en) | Dram gain cell with side and top gated read transistor | |
| US11271038B2 (en) | Semiconductor devices | |
| TWI323023B (en) | Soi sram product with reduced floating body effect and the method thereof | |
| US7276404B2 (en) | Methods of forming SRAM cells having landing pad in contact with upper and lower cell gate patterns | |
| JPH02132855A (ja) | 絶縁トレンチ・キャパシタを持つダイナミックｒａｍセル | |
| US20180130804A1 (en) | Vertical Thyristor Cell and Memory Array with Silicon Germanium Base Regions | |
| CN112216695A (zh) | 半导体装置及形成半导体装置的方法 | |
| TW437013B (en) | Semiconductor memory device and its manufacture | |
| US20050133843A1 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US7700999B2 (en) | SRAM device | |
| JP2010245293A (ja) | 半導体装置及びその製造方法 | |
| JP3795798B2 (ja) | 半導体記憶装置 | |
| WO2022234655A1 (ja) | 柱状半導体の製造方法 | |
| JPH1187657A (ja) | 半導体装置およびその製造方法 | |
| CN118299404A (zh) | 半导体结构及半导体结构的形成方法 |