TWI322380B - Alternative methodology for defect simulation and system - Google Patents

Description

1322380 九、發明說明： . 【發明所屬之技術領域】 本發明係有關於電路佈局設計，特別是有關於電路 _ 佈局之缺陷模擬的方法和系統。 【先前技術】 近年來，半導體積體電路（1C)快速發展隨著1C材 料與設計的技術進步，1C產品的電路設計也越來越精細 • 複雜。單一 1C上可能必須包含數個不同的電路裝置。.當 這些電路裝置的大小降至次微米或深次微米的階段，電 路受到製程中微粒等的影響也更嚴重。 依據傳統的缺陷檢查方法，係使用複雜數值計算， 來估計依據某一電路佈局製程的電路裝置，受到微粒等 影響造成缺陷的受害程度。通常，這種分析不但需要複 雜的運算，且耗費相當大的運算時間和資源。 據此，需要提供一個系統及方法，用以在電路佈局 • 設計的階段，能夠有效估算出依據某一電路佈局製程的 . 電路裝置，受到微粒等影響造成缺陷的受害程度。 【發明内容】 有鑑於此，本發明之目的為提供一系統及方法，用 以在電路佈局設計的階段，能夠有效估算出依據某一電 路佈局製程的電路裝置，受到微粒等影響造成缺陷的受 害程度。 為達成本發明上述目的，本發明提供一種缺陷模擬 0503-A31014TWF/alicewu 4

丄J厶厶JOU ΐϊ料ΐί括缺陷佈局資料產生器及處理器。該缺陷佈 其提供一缺陷佈局，其包含-預定數量 ’ 、曰，、中該點缺陷的面積為至少一種預定尺寸。 =;的=該缺陷佈局資料和一預定之包含複數 導紅域的電路佈局，並決U否該點缺 位於該導線區域上。 )考 本發明亦提供-種缺_擬方法 -缺陷佈局資料，其包含 f无挺供 缺陷的面積為至少-㈣定電:::點 =含複數導線區域。並比較該缺陷佈局二路 判斷是否該缺陷中是否位於該導線區域上。 程式：Γ!!之缺陷模擬方法係可以藉由執行-電腦 為之’其中上述電腦程式係儲存儲存媒體中。 【實施方式】 為了讓本發明之目的、特徵、及 = 說明書提供不同的實施例來說明 -杜式的技術特徵。其中’實施例中的各 二配置係為說明之用，並非用以限制本發明。且實 方也例中圖式標辦> 八&、台, ά 指不同實施例之間的^聯性。係為了簡化說明’並非意 的示ΐ圖1。圖^為^示依據本發明實施例之缺陷模擬系統 依據本發明實施例，缺陷模擬系統1〇〇係與 〇5〇3-A31〇l4TWF/aIicewu 5 1322380 電路佈局提供端150連結實施。缺陷模擬系統1〇〇包含 • 介面101、缺陷佈局資料產生器1〇3、缺陷佈局資料庫 105、及處理器107〇電路佈局提供端15〇提供電路佈局 •資料到缺陷模擬系統100。缺陷模擬系統100透過介面 ·· 1〇1和電路佈局提供端150連結。亂數產生器104產生複 數亂數，並將產生之該亂數傳送到缺陷佈局產生器1的。 缺陷佈局產生器103依據該亂數，決定複數點缺陷在一 鲁缺陷佈局中分佈的位置。缺陷佈局產生器103依據其所 決定的點缺陷位置，產生一缺陷佈局，其包含一預定數 量的點缺陷，其中該點缺陷的面積為至少一種預定尺 寸。由缺陷佈局產生器1〇3所產生的缺陷佈局，被儲存 在缺陷佈局資料庫1〇5中，並交由處理器1〇7進行處理。 處理器107依據使用者下達的指令，接收一電路佈局資 料之輸入，並比較該缺陷佈局和一預定之包含複數導線 區域的電路佈局。處理器107決定是否該點缺陷中至少 φ 一者位於該導線區域上，亦即，該點缺陷是否和該導線 區域重疊或接觸。處理器107並決定是否該點缺陷中至 >者導致導線區域之間短路（short-circuit)及/或斷路 (open-circuit) ° 第2圖顯示依據本發明實施例缺陷模擬方法的流程 圖。第2圖所顯示的缺陷模擬方法，係將—電路佈局的 設計資料，和預先設定完成的各個缺陷佈局進行比對， 以估算該電路佈局在不同密度/不同大小的缺陷存在下， 依據該電路佈局所製造的電路裝置，其功能受到影響的 〇503-A31014TWF/alic« 6 1322380 程度。 〃參見第2圖’首先提供缺陷佈局資料庫，其中該缺 陷佈局資料庫中包含複數缺陷佈局的資料。在步驟灿、 中，接收用以界定缺陷數量和尺寸的數值資料。里中該 缺陷尺寸的數值資料可以依據—狀㈣決定或^使用/ 者決定，其中該點缺陷的面積為至少一種預定尺寸。在 步驟⑵3中，產生複數亂數，其係用以界定該缺陷分佈 ^立置。該亂數係可以為藉由—舰數產生器依據一預 定的數學公式所產生的整數。該亂數的數量可以依據在 步驟S211中接收的缺陷數量而定。在步驟S2i4中，依 據步驟S213所產生之該純決定複數點缺陷分佈位置所' 在的座標值。繼之，依據上述座標值及預定的座標軸， 產生包含上述點缺陷的缺陷佈局。在步驟S215中，產生 缺陷佈局’其包含該預定數量及尺寸之的點缺陷，且其 中該點缺陷依據上述座標位置配置。在步驟S23中，提 供電路佈局，其包含複數導線區域。該電路佈局可以由 使用者提供，或是從一電路佈局資料庫中擷取而得。參 見第3A圖，該電路佈局包含複數導線區域31。在步驟 S25中，比較該缺陷佈局和該電路佈局。在步驟s27中， 決定是否該點缺陷中至少一者位於該導線區域上。例 如，可以利用簡單的布林運算來進行上述步驟S27之判 斷運算，而毋須使用傳統的複雜數值運算。在步驟S28 中，決定是否該點缺陷中至少一者導致導線區域之間短 路（short-circuit)及/或斷路（〇pen_circuit)。參見第犯 0503-A31014TWF/alicewu 7 1322380 圖，導線區域31a被點缺陷33a截斷。這種被點缺陷截 '斷的狀況’造成該段導線31a呈現斷路。參見第3C圖， 導線區域31b和…被點缺陷33b橋接起來。因此在該 -- 段導線部分造成短路。 以 ··、在某些狀況下’除了使用-實驗性的較佳缺陷佈局 來進打上述方法之外，也可以使用不同的缺陷佈局，重 複施行上述步驟。重複施行上述步驟所得到的結果，可 φ 以一起作為協助做出工程決策之用。 上述系統和方法可以應用於特定尺寸之外來物質或 其他缺陷觀，例如物質缺失、缺洞、層时電缺陷或 通孔和接觸點的缺陷等。 上述方法所得到的分析結果，也可以使用在其他方 面的應用。例如，本發明之缺陷模擬可以使用於估管一 電路佈局對於製造過程中引人之缺陷的敏感性和受^ 度。該敏感性及/或受害程度的估計資料，可以用於估計 #該電路佈局對狀電路裝置的可能良率，或是進行進一 步的工程研究。本發明方法所得到的分析結果，也可以 -用於估計在規劃階段’某一預定數量的良好電路晶片所 - 需的成本或需要生產的量。 上述用來決定電路佈局特性的技術，也可以用於決 ^用於自動積體電路設計之特定設計環境的特性。尤其 是，上述方法可以用以比較不同設計環境所產生之電路 佈局的可生產性及其他特性。 本發明系統與方法，可以在合理時間内，以一般的 〇503-A31014TWF/alicewu 8 1322380 電腦運算資源，完成大型積體電路（例如包含1000000 電晶體者）的分析。而且，本發明之實際運用也不以設 計階層（design hierarchy )的分析為限，其也可以用於電 路裝置的尺寸或其設計環境的分析。且本發明系統可以 被一般使用者所使用。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟悉此項技藝者，在不脫離本發明 之精神和範圍内，當可做些許更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。

0503-A31014TWF/alicewu 9 【圖式簡單說明】 下文特舉實施例，並配合所附圖示，進行詳細說 為使本發明之上述目的、特徵和 懂，下今好伽 了做不便點迠更明顯易 明 如下： 圖 的示^圖係為顯讀據本發明實施例之缺陷模擬系統 第2圖顯示依據本發明實施例缺陷模擬方法的流程 第3A 3C ®顯示依據本發明實施例之缺陷佈局資料 和電路佈局比對分析之示意圖。 【主要元件符號說明】 缺陷板擬糸統〜1 〇 〇 ; 介面〜101 ; 缺陷佈局資料庫〜105 ; 亂數產生器〜104 ; 導線區域〜31 a ; 導線區域〜31 b ; 電路佈局提供端〜150 ; 缺陷佈局產生器〜1〇3 ; 處理器〜107 ; 導線區域〜3 1 ; 點缺陷〜3 3 a ; 導線區域〜3 1 c。 0503-A31014TWF/aiicewu 10

Claims (1)

1322580 第95112116號申請專利範圍修正本 修正日期：98.7.7 十、申請專利範圍： 木 - T陷模擬方法，其包括： 促供一缺陷佈局資料，其勺人——…-LL— 陷，其中該點缺陷的面積爲〃匕3 —預定數量的點缺 提供-電路佈局，其包種預定尺寸，· > 包合设數導線區域. 比㈣缺陷佈局和該㉔讳局；L 決定是否該點缺陷中至小—土 2. 如申請專利範圍第=於该導線區域上。 一步提供一缺陷佈局資料肩甘〜之忒陷俱擬方法，進 3. 如申請專利苑係包含該缺陷佈局。 中該電料局絲自—㈣方法，其 :局職和_佈局資料庠所存之 (如申請專利範圚第9項所.十、々& -步自該缺陷佈局資料庫中選取二^擬方法，進 重複該等缺陷模擬方法。 门的缺陷佈局，並 中·^母缺申明專利施圍第1項所述之缺陷模擬方法甘 宁心缺陷的位置係為 、璉方法’其 之。 <機〃、&或依據一預定規則決定 ":缺：申請專利範圍第1項所述之缺陷模擬方" 中該‘场陷的數量係為使用者決定。財法，其 中，7·?請專利範圍第1項所述之缺陷模擬方、“ ^亥相陷的面積係為使用者决定。《方法，其 &如申請專利範園第I項所述之缺陷模幾方法，進 〇503-A3]〇J4TU/Fj/jim 1322380 第95112116號申請專利範圍修正本 修正曰期：98.7.7 一步決定是否該缺陷中主少一者導致導線區域之間短路 (short-circuit)。 9. 如申請專利範圍第1項所述之缺陷模擬方法，進 一步決定是否該點缺陷中至少一者導致導線區域之間斷 路(open-circuit ) ° 10. #申請專利範圍第1項所述之缺陷模擬方法，進 一步估算當該電路佈局上具有該缺陷佈局所界定之點缺 陷時，該電路佈局受害程度。 11 ·如申請專利範圍第1項所述之缺陷模擬方法，進 一步估算當該電路佈局上具有該缺陷佈局戶斤界定之缺陷 時〃該電路佈局的良率。 12. —種缺陷模擬系統，其包括： 一缺陷傳局產生器，其提供一缺陷柯局，其包含一： 預定數量的點缺陷，其甲該,點缺陷的面積為至少一種預 定尺寸；以及 一處理器，其比較該缺陷佈局和一預定之包含複數 導線區域的電路佈局，並決定是否該點缺陷中至少一者 位於該導線區域上。 13. 如申請專利範圍第12項所述之缺陷模擬系統， 進一步包含一缺陷佈局資料庫，其係包含該缺陷佈局資 料。 14. 如申請專利範圍第12項所述之缺陷模擬系統， 其中該電路佈局係取自一電路佈局資料庫，且其中該缺 陷佈局資料和該電路佈局資料庫所存之資料係為相同或 0503-A31014TWFl/jim 12 1322380 修正日期：98.7.7 第95112116號申請專利範圍修正本 相容格式。 15.如申請專利範圍第12項所述之缺陷模擬系統， 其中該缺陷佈局產生器隨機決定或依據一預定規則決定 該缺陷的位置。 16. 如申請專利範圍第12項所述之缺陷模擬系統， 其中該點缺陷的數量可以為使用者決定。 17. 如申請專利範圍第12項所述之缺陷模擬系統， 其中該點缺陷的面積係可以為使用者決定。 1 8.如申請專利範圍第12項所述之缺陷模擬系統， 其中該處理器進一步判斷是否該點缺陷中導致導線區域 之間短路（short-circuit)。 19.如申請專利範圍第12項所述之缺陷模擬系統， 其中該處理器進一步判斷是否該缺陷中導致導線區域之 間斷路(open-circuit )。 20. 如申請專利範圍第12項所述之缺陷模擬系統， 其中該處理器進一步估算當該電路佈局上具有該缺陷佈 局所界定之點缺陷時，該電路佈局受害程度。 21. 如申請專利範圍第12項所述之缺陷模擬系統， 其中該處理器進一步估算當該電路佈局上具有該缺陷佈 局所界定之點缺陷時，該電路佈局的良率。 0503-A310M丁 WFl/jim