TWI409661B - 物體製造缺陷的應用方法 - Google Patents

Description

物體製造缺陷的應用方法

本發明關於一種物品製造缺陷的應用方法。

積體電路晶片(integrated circuit dies)的製造方法包括薄膜沈積、光罩對位、光微影及蝕刻等。在這些製造流程之中，每天每一道製程及設備都會讓缺陷產生，以致於影響產品的良率。產品的良率跟晶片的成本有直接的關連性。

然而，積體電路設計公司(IC design house)對於他們的產品在製造階段的良率，沒有相關連的知識或是不知道如何去掌控。所以直到設計公司接收到及測試完半導體製造廠(foundry fab)送來的晶圓後，設計公司才會知道發生低良率錯誤的情況。如果晶圓或是封裝品的良率低於需求，則設計公司將面臨到無法出貨給客戶及品質不佳的問題。要花費數個月才能將不足的量補足給客戶。造成低良率問題的工程原因也需要被挖掘出。

某些半導體製造廠已在研究缺陷對於產品良率的影響，他們使用一缺陷掃瞄及檢驗機(defect scan and inspection tool)來產生缺陷的形狀，並使用缺陷的形狀來判斷該缺陷是否產生嚴重錯誤(killing failure)以及降低產品良率。但是缺陷的形狀是以矩型來大約表示，通常大於缺陷的實際形狀。如此會導致錯誤的判斷。

因此，對於設計公司或是半導體製造廠而言，他們需要一個可以準確判斷製造階段產生的缺陷是否造成錯誤的方法，以期能夠進一步預估產品的良率。

緣是，本發明人有感上述缺失可以改善，因此提出一種設計合理且有效改善上述缺失之本發明。

有鑑於上述的問題，本發明提供了一種物體製造缺陷的應用方法，其可以準確地判斷製造過程中的每一個缺陷是否在物品上造成錯誤。如此物品的良率可被預估。

為達上述目的，本發明提供一種物體製造缺陷的應用方法，包括步驟如下：從一物體的製造過程取得一缺陷影像，該缺陷影像包括一缺陷及該缺陷周圍的多個已製造出的電路圖案；取得該缺陷的座標；取得該物體的一設計規劃圖，該設計規劃圖包括多個設計電路圖案；調整該缺陷影像及該設計規劃圖的單位尺寸為一致；從該缺陷影像中擷取出該缺陷的輪廓；依據該缺陷的座標，將該缺陷的輪廓疊置於該設計規劃圖上；以及藉由分析該缺陷的輪廓與該些設計電路圖案的重疊情形，來判斷該缺陷是否在該設計規劃圖上導致一斷路錯誤或一短路錯誤。

為達上述目的，本發明另提供一種物體製造缺陷的應用方法，包括步驟如下：從一物體的製造過程取得一缺陷影像，該缺陷影像包括一缺陷及該缺陷周圍的多個已製造出的電路圖案；取得該缺陷的座標；取得該物體的一設計規劃圖，該設計規劃圖包括多個設計電路圖案；調整該缺陷影像及該設計規劃圖的單位尺寸為一致；依據該缺陷的座標，從該設計規劃圖之中擷取出該缺陷周圍的一局部設計規劃圖；從該缺陷影像中擷取出該缺陷的輪廓；將該缺陷的輪廓疊置於該局部設計規劃圖上；以及藉由分析該缺陷的輪廓與該些設計電路圖案的重疊情形，來判斷該缺陷是否在該設計規劃圖上導致一斷路錯誤或一短路錯誤。

藉此，本發明具有以下有益效果：

1、擁有物品的設計規劃圖的設計公司可以監控製造過程中的物品的缺陷情況，不用等到製造過程結束後。因此，如果缺陷造成了錯誤並且減少了物品(產品)的良率，設計公司可以即時地知道。

2、缺陷的實際輪廓從缺陷影像擷取出，所以缺陷的錯誤判斷更為準確。因此，缺陷對物品良率的影響也可以更準確地估算。

3、當任何新缺陷影像產生時，本方法將會自動地執行之。所以缺陷幾乎可即時地被分析，以確保物體無任何潛在的錯誤被忽略掉。

為使能更進一步了解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明及圖式，然而所附圖式僅供參考與說明用，並非用來對本發明加以限制者。

本發明提出一種物體製造缺陷的應用方法，其可以準確地判斷製造過程中的每一個缺陷是否在物品上造成錯誤。如此，如有任何錯誤產生在該物體上且影響到該物體的良率時，使用者(例如工程師或是設計者)可以較早地知道，並且處理它。該物體可以為一晶圓、一光罩、一電路板、一平面顯示器、一晶圓凸塊(wafer bumping)或是一太陽能電池。

本發明的方法可藉由軟體的形式來實施，或是軟體結合硬體的形式來實施。本發明的方法可以在單獨一台電腦上自動地執行及分析，或是在多台互相交互作用的電腦上自動地執行及分析。

請參考第一圖所示，為本發明的一較佳實施例，該第一較佳實施例以晶圓(wafer)作為物體的範例。

整體來看，本方法主要是在一積體電路設計公司(以下簡稱為設計公司)10內執行之。設計公司10提供積體電路的設計規劃圖(layout)給一半導體製造廠(以下簡稱為製造廠)20，設計規劃圖包括不同的電路圖案(circuit pattern)，例如電容、電晶體、電阻等。依據該設計規劃圖，該製造廠20使用上百個製造機具及設備，來在一晶圓(物體)上製造出多個重複的晶片(die)。在製造過程之中，缺陷將難以避免地產生在晶圓上。該缺陷可能是一隨機微顆粒缺陷(random particle defect)、一系統缺陷(systematic defect)或是一製程關連缺陷(process related defect)。

缺陷是由製造廠20內的一缺陷掃瞄及檢驗機自動地偵測出，然後該缺陷掃瞄及檢驗機產生出每一個缺陷的缺陷影像(defect image)及缺陷資料。該缺陷資料包含有：產品名稱、缺陷產生的製程、缺陷的尺寸、缺陷的座標、批次編號及晶圓編號等。該些缺陷影像及缺陷資料會被送至設計公司10中。之後設計公司10使用該設計規劃圖、缺陷影像及缺陷資料來完成錯誤判斷(failure determination)及良率評估(yield prediction)的工作。

請參考第二圖所示，本方法的該第一實施例的詳細流程提出如下。

當製造過程之中有任何缺陷產生於晶圓上時，該流程將自動地被觸發啟動。請參考第三圖所示，有一個缺陷101產生了(步驟S101)，然後缺陷掃瞄及檢驗機產生一缺陷影像100，其顯示出該缺陷101以及該缺陷101周圍的一些已製造出的電路圖案(fabricated circuit pattern)102(步驟S103)。藉由一些網路傳輸手段(例如web或FTP等)，該缺陷影像100被送至該設計公司10內。

在取得缺陷影像100之後，缺陷資料也一併藉由些網路手段從製造廠20送至設計公司10內，藉此取得缺陷101的座標(步驟S105)。如同之前所述，缺陷101的座標是藉由缺陷掃瞄及檢驗機來量測之，座標的參考原點是位於該晶圓的中心。其它的缺陷掃瞄及檢驗機可能會使用晶圓的角落來當成參考原點。

請參考第四圖所示，接著從設計公司10的設計規劃圖資料庫(layout database)之中，取得一對應目前正在被製造的晶圓的設計規劃圖200(步驟S107)。該設計規劃圖200是以一圖形資料系統(Graphic Data System,Or GDS,or GDS II)的標準格式儲存於資料庫之中。

請參考第五圖所示，之後依據該缺陷101的座標，將缺陷影像100疊置於設計規劃圖200(步驟S109)上。設計規劃圖200的多個設計電路圖案(design circuit pattern)201與該些已製造出的電路圖案102重疊。在某些情況下，缺陷影像100的檔案格式跟設計規劃圖200的檔案格式不一致，例如缺陷影像100的檔案格式為JPEG，而設計規劃圖200的檔案格式為GDS。因此缺陷影像100及設計規劃圖200需要先被轉換成GDS輪廓格式或是多邊形影像輪廓格式(polygon/image contour format)，然後再將缺陷影像100及設計規劃圖200的單位尺寸調整為一(步驟S108)。如此，該缺陷影像100才可被疊置在設計規劃圖200上。

下一步驟為，從缺陷影像100之中擷取出缺陷101的一輪廓，然後將輪廓儲存為另一影像(步驟S111)。缺陷101的輪廓擷取可藉由一些影像處理技術來達成，將缺陷101的輪廓從缺陷影像100中分離出；或是藉由分析已製造出的電路圖案102與設計電路圖案201的重疊及差異來達成。缺陷101的實際輪廓從缺陷影像100中還原出，利用缺陷101的實際輪廓比起利用缺陷101的近似矩型形狀，錯誤和良率的預估可更為準確。

請參考第六圖所示，接著依據缺陷101的座標，將缺陷101的輪廓疊置於設計規劃圖200適當位置處(步驟S113)。之後，分析該缺陷101的輪廓與該些設計電路圖案201的重疊情形，藉此判斷缺陷101是否在設計規劃圖200上導致一斷路錯誤(open failure)或一短路錯誤(short failure)(步驟S115)。缺陷101的輪廓恰好橋接(bridge)該些設計電路圖案201的其中兩個，所以缺陷101導致了短路錯誤。

請參考第七圖所示，在其他的情況時，一個新缺陷103的輪廓截斷該些設計電路圖案201的其中一個，因此缺陷103導致了斷路錯誤。請參考第八圖所示，另一個新缺陷104沒有導致任何錯誤於設計規劃圖200上，因為缺陷104的輪廓沒有接觸到任何設計電路圖案201。

斷路或短路錯誤通常會造成晶圓的一個晶片錯誤，或是功能異常，進而使得晶圓的良率降低。藉由此方法，設計公司10能早一步知道這些問題，不用等到製造廠20送來晶圓然後測試過後才知道。如果良率的減少問題嚴重，一個警戒訊號會傳送至設計公司10及製造廠20，藉此通知他們。因此設計公司10和製造廠20可早點解決良率減少的問題，使得設計公司10不會面臨到無法出貨給客戶及品質不良的問題。

另外在某些情況中，缺陷掃瞄及檢驗機量測的缺陷101的座標並不正確，以致於需要校正。不然的話，錯誤判斷將不正確。座標的校正可藉由『調整該缺陷影像100及該設計規劃圖200的單位尺寸為一致』以及『比對缺陷影像100的已製造出的電路特徵101與設計規劃圖200的設計電路圖案201』來達成，因此座標的校正可在取得設計規劃圖200後執行，也就是步驟S107後。座標校正的詳細方法可以參考相關的中華民國專利申請案『缺陷診斷及管理之方法』，其申請號為98106933，發明人與本發明相同。

此外當錯誤判斷完成後，也就是步驟S115完成後，缺陷101、103或104可進一步地被判斷是屬於：隨機微顆粒缺陷、系統缺陷或是製程關連缺陷，其中隨機微顆粒缺陷具有不規則的外型。並且缺陷101、103或104可被判斷是何種種類，例如系統缺陷的種類包括：頸縮(necking)、橋接(bridging)、遺漏(missing)或是崩塌(collapsing)等；該製程關連缺陷的種類包括：殘餘物(residue)、刮痕(scratch)、腐蝕(corrosion)、凹痕(pitting)、薄霧(haze)、水痕(water mark)、剝落物(peeling)、光阻液隆起(photo resist lifting)或氣泡(bubble)等。之後，缺陷的101、103或104的輪廓、種類及座標將儲存至一個缺陷資料庫(defect database)中，作為進一步的利用(步驟S117)。

其中一個進一步的利用為：整體地分析製造過程中產生的全部缺陷，藉此瞭解缺陷的產生原因等。另一個進一步的利用為：將缺陷資料庫結合於可製造性設計(Design for Manufacturing,or DFM)或是實驗設計(Design of Experiment,or DOE)，藉此找尋出一些改善或是新的設計規劃圖的規則，以期減少錯誤及提高良率。

又一個進一步的利用為：將一缺陷診斷與實驗設計、製程模組分割(例如散焦曝光矩陣等)或製程參數整合做結合。該自動化及有效的缺陷良率診斷可以辨識出缺陷為隨機微顆粒缺陷、系統缺陷或是製程關連缺陷，以及推論該缺陷的類型、良率、組成及分佈與該製程模組或該製程參數整合的關連性。如此缺陷的產生原因將完全地以製程模組或該製程參數整合來表達。最佳的製程模組或是製程整合情況可被妥善地選擇出，藉此減少缺陷良率的影響。

再一個進一步的利用為：藉由資料庫所儲存的先前及最近製造過的晶圓所產生的多個實際缺陷(隨機微顆粒缺陷及系統缺陷)，來預估一個新設計規劃圖的良率。這樣的良率預估是跟傳統利用模擬、虛擬的缺陷的作法完全不一樣。新的設計規劃圖的良率預估可分成兩部分：一個是使用實際的隨機微顆粒缺陷的良率預估，另一個是使用實際的系統缺陷的良率預估。請參考第九圖所示，其中使用實際的隨機微顆粒缺陷的良率預估的詳細流程提出如下。

首先，一個新設計規劃圖從設計規劃圖資料庫中取出，並且將新設計規劃圖與缺陷影像100的單位尺寸調整為一致(步驟S201)。新設計規劃圖也包括多個設計電路圖案，然後一個新的晶圓會依據新設計規劃圖製造出多個重複的晶片。

接著，將先前及最近製造過的晶圓所產生的實際隨機微顆粒缺陷(例如缺陷101、103或104)從缺陷資料庫搜尋出(步驟S203)。新晶圓跟之前製造過的晶圓有類似相近的製造過程，例如被同樣的機具或設備製造。之後，將該些實際隨機微顆粒缺陷的輪廓隨機地、人為地或是依據該些實際缺陷的原始座標，疊置在新設計規劃圖上(步驟S205)。

再來，類似步驟S115，分析該些實際缺陷的輪廓與新設計規劃圖的該些設計電路圖案的重疊情形，藉此判斷該些實際缺陷分別是否在新設計規劃圖上導致一斷路錯誤或一短路錯誤(步驟S207)。如果有斷路錯誤或短路錯誤產生於新晶圓的其中一個晶片上，則新晶圓的良率將會減少。所以計算有多少個晶片有斷路或短路錯誤即可預估新晶圓的良率。

因為使用了來自於類似的製造過程的實際隨機微顆粒缺陷，本發明的良率預估比起習知的方式而言，較為準確。然後，如果新晶圓的預估良率低於需求，設計公司10的設計者可修改新設計規劃圖，或是製造廠20的工程師可以修改新設計規劃圖的製造流程，藉此來提高良率。

另外，步驟S205可以另外一種方式來執行之。首先從新設計規劃圖之中擷取出多個局部設計規劃圖(local layout)，經過調整缺陷影像100及局部設計規劃圖的單位尺寸為一致後，再將該些缺陷的輪廓分別疊置於該些局部設計規劃圖上。以這樣的方式來做，分析實際缺陷的輪廓與設計電路圖案的重疊情形時，可較為快速。因為局部設計規劃圖比起整個新設計規劃圖而言，尺寸明顯地較小。

請參考第十圖所示，使用實際的系統缺陷的良率預估的詳細流程提出如下。

首先，一個新設計規劃圖從設計規劃圖資料庫中取出(步驟301)。然後將新設計規劃圖的電路設計圖案與一系統缺陷特徵庫(systematic defect patterns library)之中的系統缺陷特徵比對(步驟303)。系統缺陷特徵庫是儲存於缺陷資料庫中，且是由實際的系統缺陷所建立出。如果新設計規劃圖具有符合系統缺陷特徵庫的設計電路圖案，則依據新設計規劃圖製造的晶圓可能也具有此系統缺陷。系統缺陷有可能會在晶圓上造成錯誤，其進一步決定於製造過程的情況，例如製程參數的臨界尺寸。當系統缺陷造成錯誤於該晶圓時，該晶圓的良率即會降低。

因此，下一步為找尋系統缺陷錯誤與製造過程的情況之間的關連性(步驟305)。如此，哪一種情況會使系統缺陷造成錯誤於該晶圓即可被找出。關連性的找尋是藉由分析製程參數或製造過程的線上參數(in-line data)等，或是藉由實驗設計分析、資料挖掘技術(data mining)。在關連性被找尋到後，設計公司10就可知哪一種情況對他們的新設計規劃圖是最佳，意指良率最不易被系統缺陷錯誤所影響。如此，設計公司20可將最佳的情況告訴製造廠20，讓製造廠20使用這樣的情況來製造對應新設計規劃圖的晶圓。

請再度參考第一圖所示，先前有提及本方法的第一實施例主要是在設計公司10中執行，然而也可在製造廠20中執行。製造廠20本身有缺陷影像及缺陷資料，它只需要從設計公司10中取得設計規劃圖。如此，製造廠20可執行如步驟S115所述的錯誤判斷，並且將錯誤或是良率的資訊傳給設計公司10，將晶圓的健康狀況告知於設計公司10。

除了第一實施例，本方法更具有一第二較佳實施例。該第二實施例同樣以晶圓做為物品的範例，且可在設計公司10或是製造廠20中執行。

請參考第十一圖所示，並配合參考第二、三及四圖，本方法的第二實施例的詳細流程提出如下，其與第一實施例的流程類似。也就是說，步驟S401至S407與步驟S101至S107相同，步驟S415至S417分別與步驟S115至S117相同，因此以下的說明將著重於步驟S409及S413。

在步驟S409中，缺陷影像100最終也會依據缺陷101的座標疊置在設計規劃圖200上，然而是以兩個細部的步驟來完成。請參考第十二圖所示，首先依據缺陷101的座標，從設計規劃圖200之中擷取出缺陷101座標周圍的一局部設計規劃圖200A(步驟S4091)。局部設計規劃圖200A的面積遠小於整個設計規劃圖200，因此局部設計規劃圖200A可較快速被電腦運算及處理。將缺陷影像100及局部設計規劃圖200A的單位尺寸調整為一致(步驟S4092)，接著將缺陷影像100疊置在局部設計規劃圖200A上，而不是整個設計規劃圖200(步驟S4093)。如此，下一個步驟S411可以較快地被執行。

請參考第十三圖所示，在步驟S413中，缺陷101的輪廓是疊置在局部設計規劃圖200A。所以最後的步驟S415可較快地被執行，因為局部設計規劃圖200A遠比設計規劃圖200來得小。

就像是本方法的第一實施例，第二實施例也有多種進一步的利用及選擇性的步驟，例如整體性的缺陷分析、整合可製造性設計及實驗設計、新設計規劃圖的良率預估以及整合實驗設計、製程模組分割或製程參數整合來找出缺陷的產生原因。因此這些第二實施例的進一步的利用及選擇性的步驟將不再次說明。

綜合上述的說明，本發明的方法具有以下特點：

1、可監控製造過程之中物品的健康情況，不用等到製造過程結束。

2、錯誤的判斷是依據缺陷的實際輪廓，所以較為準確。因此良率的預估也較為準確。

3、新設計規劃圖的良率是依據具有類似製造過程的已製造晶圓所產生的隨機微顆粒缺陷及系統缺陷來預估，因此比習知方式更為準確。

4、當任何新缺陷影像產生時，本方法會自動地執行之。所以缺陷幾乎可即時地被分析，以確保物體沒有任何潛在的錯誤被忽略掉。

惟以上所述僅為本發明之較佳實施例，非意欲侷限本發明之專利保護範圍，故舉凡運用本發明說明書及圖式內容所為之等效變化，均同理皆包含於本發明之權利保護範圍內，合予陳明。

10．．．積體電路設計公司

20．．．半導體製造廠

100．．．缺陷影像

101、103、104．．．缺陷

102．．．已製造出的電路圖案

200．．．設計規劃圖

201．．．設計電路圖案

200A．．．局部設計規劃圖

第一圖為本發明的積體電路設計公司與半導體製造廠的互動示意圖。

第二圖為本發明的物體製造缺陷的應用方法的第一較佳實施例的流程圖。

第三圖為本發明的缺陷影像的示意圖。

第四圖為本發明的設計規劃圖的示意圖。

第五圖為本發明的缺陷影像疊置於設計規劃圖的示意圖。

第六圖為本發明的缺陷的輪廓疊置於設計規劃圖的示意圖。

第七圖為本發明的另一缺陷的輪廓疊置於設計規劃圖的示意圖。

第八圖為本發明的又一缺陷的輪廓疊置於設計規劃圖的示意圖。

第九圖為本發明的物體製造缺陷的應用方法的第一較佳實施例的另一流程圖。

第十圖為本發明的物體製造缺陷的應用方法的第一較佳實施例的又一流程圖。

第十一圖為本發明的物體製造缺陷的應用方法的第二較佳實施例的流程圖。

第十二圖為本發明的從設計規劃圖擷取出局部設計規劃圖的示意圖。

第十三圖為本發明的缺陷的輪廓疊置於局部設計規劃圖的示意圖。

步驟S101至S117

Claims (22)

1. 一種物體製造缺陷的應用方法，包括步驟如下：從一物體的製造過程取得一缺陷影像，該缺陷影像包括一缺陷及該缺陷周圍的多個已製造出的電路圖案；取得該缺陷的座標；取得該物體的一設計規劃圖，該設計規劃圖包括多個設計電路圖案；將該缺陷影像及該設計規劃圖的單位尺寸調整為一致；從該缺陷影像中擷取出該缺陷的輪廓；依據該缺陷的座標，將該缺陷的輪廓疊置於該設計規劃圖上；以及藉由分析該缺陷的輪廓與該些設計電路圖案的重疊情形，來判斷該缺陷是否在該設計規劃圖上導致一斷路錯誤或一短路錯誤。
2. 如申請專利範圍第1項所述的物體製造缺陷的應用方法，其中在『取得該物體的一設計規劃圖，該設計規劃圖包括多個設計電路圖案』的步驟後，更包括步驟如下：將該缺陷影像的已製造出的電路特徵與該設計規劃圖的設計電路圖案做比對，藉此校正該缺陷的座標。
3. 如申請專利範圍第1項所述的物體製造缺陷的應用方法，其中當該缺陷的輪廓截斷該些設計電路圖案的其中一個時，該缺陷導致該斷路錯誤。
4. 如申請專利範圍第1項所述的物體製造缺陷的應用方法，其中當該缺陷的輪廓橋接該些設計電路圖案的其中兩個時，該缺陷導致該短路錯誤。
5. 如申請專利範圍第1項所述的物體製造缺陷的應用方法，更包括步驟如下：判斷該缺陷是隨機微顆粒缺陷、系統缺陷或是製程關連缺陷。
6. 如申請專利範圍第5項所述的物體製造缺陷的應用方法，其中該系統缺陷包括：頸縮、橋接、遺漏或崩塌。
7. 如申請專利範圍第5項所述的物體製造缺陷的應用方法，其中該製程關連缺陷包括：殘餘物、刮痕、腐蝕、凹痕、薄霧、水痕、剝落物、光阻液隆起或氣泡。
8. 如申請專利範圍第1項所述的物體製造缺陷的應用方法，其中該些步驟重複執行於該製造流程中的不同缺陷影像。
9. 如申請專利範圍第8項所述的物體製造缺陷的應用方法，更包括步驟如下：取得一新物體的新設計規劃圖，該新設計規劃圖包括多個設計電路圖案；將該些缺陷影像及該新設計規劃圖的單位尺寸調整為一致；依據該些缺陷的座標，將該些缺陷的輪廓分別疊置於該新設計規劃圖上；以及藉由分別分析該些缺陷的輪廓與該新設計規劃圖的該些設計電路圖案的重疊情形，來判斷該些缺陷分別是否在該新設計規劃圖上導致一斷路錯誤或一短路錯誤。
10. 如申請專利範圍第9項所述的物體製造缺陷的應用方法，其中在『依據該些缺陷的座標，將該些缺陷的輪廓分別疊置於該新設計規劃圖上』的步驟之中，更包括步驟如下：從該新設計規劃圖之中擷取多個局部設計規劃圖；以及將該些缺陷的輪廓分別疊置於該些局部設計規劃圖上。
11. 如申請專利範圍第1項所述的物體製造缺陷的應用方法，更包括『將一缺陷診斷與實驗設計、製程模組分割或製程參數整合做結合』的步驟，其中該步驟又包括些步驟如下：提取該缺陷的診斷結果；提取該實驗設計、該製程模組分割或該製程參數整合；對該診斷結果與該實驗設計、該製程模組分割或該製程參數整合做資料分析；以及推論該缺陷與該製程模組或是該製程參數整合的關連性，並且最佳化使得缺陷對良率的影響最小。
12. 一種物體製造缺陷的應用方法，包括步驟如下：從一物體的製造過程取得一缺陷影像，該缺陷影像包括一缺陷及該缺陷周圍的多個已製造出的電路圖案；取得該缺陷的座標；取得該物體的一設計規劃圖，該設計規劃圖包括多個設計電路圖案；將該缺陷影像及該設計規劃圖的單位尺寸調整為一致；依據該缺陷的座標，從該設計規劃圖之中擷取出該缺陷周圍的一局部設計規劃圖；從該缺陷影像中擷取出該缺陷的輪廓；將該缺陷的輪廓疊置於該局部設計規劃圖上；以及藉由分析該缺陷的輪廓與該些設計電路圖案的重疊情形，來判斷該缺陷是否在該設計規劃圖上導致一斷路錯誤或一短路錯誤。
13. 如申請專利範圍第12項所述的物體製造缺陷的應用方法，其中在『取得該物體的一設計規劃圖，該設計規劃圖包括多個設計電路圖案』的步驟後，更包括步驟如下：將該缺陷影像的已製造出的電路特徵與該設計規劃圖的設計電路圖案做比對，藉此校正該缺陷的座標。
14. 如申請專利範圍第12項所述的物體製造缺陷的應用方法，其中當該缺陷的輪廓截斷該些設計電路圖案的其中一個時，該缺陷導致該斷路錯誤。
15. 如申請專利範圍第12項所述的物體製造缺陷的應用方法，其中當該缺陷的輪廓橋接該些設計電路圖案的其中兩個時，該缺陷導致該短路錯誤。
16. 如申請專利範圍第12項所述的物體製造缺陷的應用方法，更包括步驟如下：判斷該缺陷是隨機微顆粒缺陷、系統缺陷或是製程關連缺陷。
17. 如申請專利範圍第16項所述的物體製造缺陷的應用方法，其中該系統缺陷包括：頸縮、橋接、遺漏或是崩塌。
18. 如申請專利範圍第16項所述的物體製造缺陷的應用方法，其中該製程關連缺陷包括：殘餘物、刮痕、腐蝕、凹痕、薄霧、水痕、剝落物、光阻液隆起或氣泡。
19. 如申請專利範圍第12項所述的物體製造缺陷的應用方法，其中該些步驟重複執行於該製造流程中的不同缺陷影像。
20. 如申請專利範圍第19項所述的物體製造缺陷的應用方法，更包括步驟如下：取得一新物體的新設計規劃圖，該新設計規劃圖包括多個設計電路圖案；將該些缺陷影像及該新設計規劃圖的單位尺寸調整為一致；依據該些缺陷的座標，將該些缺陷的輪廓分別疊置於該新設計規劃圖上；以及藉由分別分析該些缺陷的輪廓與該新設計規劃圖的該些設計電路圖案的重疊情形，來判斷該些缺陷分別是否在該新設計規劃圖上導致一斷路錯誤或一短路錯誤。
21. 如申請專利範圍第20項所述的物體製造缺陷的應用方法，其中在『依據該些缺陷的座標，將該些缺陷的輪廓分別疊置於該新設計規劃圖上』的步驟之中，更包括步驟如下：從該新設計規劃圖之中擷取多個局部設計規劃圖；以及將該些缺陷的輪廓分別疊置於該些局部設計規劃圖上。
22. 如申請專利範圍第12項所述的物體製造缺陷的應用方法，更包括『將一缺陷診斷與實驗設計、製程模組分割或製程參數整合做結合』的步驟，其中該步驟又包括些步驟如下：提取該缺陷的診斷結果；提取該實驗設計、該製程模組分割或該製程參數整合；對該診斷結果與該實驗設計、該製程模組分割或該製程參數整合做資料分析；以及推論該缺陷與該製程模組或是該製程參數整合的關連性，並且最佳化使得缺陷對良率的影響最小。