CN102142355B - 物体制造缺陷的应用方法 - Google Patents

Abstract

一种物体制造缺陷的应用方法，包括步骤如下：从一物体的制造过程取得一缺陷图像，缺陷图像包括一缺陷及缺陷周围的多个已制造出的电路图案；取得缺陷的坐标；取得物体的一设计规划图，设计规划图包括多个设计电路图案；调整缺陷图像及设计规划图的单位尺寸为一致；从缺陷图像中撷取出缺陷的轮廓；依据缺陷的坐标，将缺陷的轮廓叠置于设计规划图上；以及借助于分析缺陷的轮廓与设计电路图案的重叠情形，来判断缺陷是否在设计规划图上导致一断路错误或一短路错误。由此，物体的健康状况可在制造过程中监控，不用等到制造过程结束后才能得知。

Description

物体制造缺陷的应用方法

技术领域

本发明涉及一种物品制造缺陷的应用方法。 

背景技术

集成电路芯片(integrated circuit dies)的制造方法包括薄膜沈积、光罩对位、光微影及蚀刻等。在这些制造流程的中，每天每一道制程及设备都会让缺陷产生，以致于影响产品的合格率。产品的合格率跟芯片的成本有直接的关连性。 

然而，集成电路设计公司(IC design house)对于他们的产品在制造阶段的合格率，没有相关连的知识或是不知道如何去掌控。所以直到设计公司接收到及测试完半导体制造厂(foundry fab)送来的晶圆后，设计公司才会知道发生低合格率错误的情况。如果晶圆或是封装品的合格率低于需求，则设计公司将面临到无法出货给客户及质量不佳的问题。要花费数个月才能将不足的量补足给客户。造成低合格率问题的工程原因也需要被挖掘出。 

某些半导体制造厂已在研究缺陷对于产品合格率的影响，他们使用一缺陷扫瞄及检验机(defect scan and inspection tool)来产生缺陷的形状，并使用缺陷的形状来判断该缺陷是否产生严重错误(killing failure)以及降低产品合格率。但是缺陷的形状是以矩型来大约表示，通常大于缺陷的实际形状。如此会导致错误的判断。 

因此，对于设计公司或是半导体制造厂而言，他们需要一个可以准确判断制造阶段产生的缺陷是否造成错误的方法，以期能够进一步预估产品的合格率。 

于是，本发明有感上述缺陷可以改善，因此提出一种设计合理且有效改善上述缺陷的技术方案。 

发明内容

有鉴于上述的问题，本发明提供了一种物体制造缺陷的应用方法，其可以准确地判断制造过程中的每一个缺陷是否在物品上造成错误。如此物品的合格率可被预估。 

为达上述目的，本发明提供一种物体制造缺陷的应用方法，包括步骤如下：从一物体的制造过程取得一缺陷图像，该缺陷图像包括一缺陷及该缺陷周围的多个已制造出的电路图案；取得该缺陷的坐标；取得该物体的一设计规划图，该设计规划图包括多个设计电路图案；调整该缺陷图像及该设计规划图的单位尺寸为一致；从该缺陷图像中撷取出该缺陷的轮廓；依据该缺陷的坐标，将该缺陷的轮廓叠置于该设计规划图上；以及借助于分析该缺陷的轮廓与所述这些设计电路图案的重叠情形，来判断该缺陷是否在该设计规划图上导致一断路错误或一短路错误；取得一新物体的新设计规划图，该新设计规划图包括多个设计电路图案；将所述缺陷图像及该新设计规划图的单位尺寸调整为一致；依据所述缺陷的坐标，将所述缺陷的轮廓叠置于该新设计规划图上；以及借助于分别分析所述缺陷的轮廓与该新设计规划图的所述这些设计电路图案的重叠情形，来判断所述缺陷是否在该新设计规划图上导致一断路错误或一短路错误。

为达上述目的，本发明另提供一种物体制造缺陷的应用方法，包括步骤如下：从一物体的制造过程取得一缺陷图像，该缺陷图像包括一缺陷及该缺陷周围的多个已制造出的电路图案；取得该缺陷的坐标；取得该物体的一设计规划图，该设计规划图包括多个设计电路图案；调整该缺陷图像及该设计规划图的单位尺寸为一致；依据该缺陷的坐标，从该设计规划图中撷取出该缺陷周围的一局部设计规划图；从该缺陷图像中撷取出该缺陷的轮廓；将该缺陷的轮廓叠置于该局部设计规划图上；以及借助于分析该缺陷的轮廓与所述这些设计电路图案的重叠情形，来判断该缺陷是否在该设计规划图上导致一断路错误或一短路错误；取得一新物体的新设计规划图，该新设计规划图包括多个设计电路图案；将所述缺陷图像及该新设计规划图的单位尺寸调整为一致；依据所述缺陷的坐标，将所述缺陷的轮廓叠置于该新设计规划图上；以及借助于分别分析所述缺陷的轮廓与该新设计规划图的所述这些设计电路图案的重叠情形，来判断所述缺陷是否在该新设计规划图上导致一断路错误或一短路错误。 

由此，本发明具有以下有益效果： 

1、拥有物品的设计规划图的设计公司可以监控制造过程中的物品的缺陷情况，不用等到制造过程结束后。因此，如果缺陷造成了错误并且减少了物品（产品）的合格率，设计公司可以即时地知道。 

2、缺陷的实际轮廓从缺陷图像撷取出，所以缺陷的错误判断更为准确。因此，缺陷对物品合格率的影响也可以更准确地估算。 

3、当任何新缺陷图像产生时，本方法将会自动地执行。所以缺陷几乎可即时地被分析，以确保物体无任何潜在的错误被忽略掉。 

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明及附图，然而附图仅供参考与说明用，并非用来对本发明加以限制。 

附图说明

图1为本发明的集成电路设计公司与半导体制造厂的互动示意图； 

图2为本发明的物体制造缺陷的应用方法的第一较佳实施例的流程图； 

图3为本发明的缺陷图像的示意图； 

图4为本发明的设计规划图的示意图； 

图5为本发明的缺陷图像叠置于设计规划图的示意图； 

图6为本发明的缺陷的轮廓叠置于设计规划图的示意图； 

图7为本发明的另一缺陷的轮廓叠置于设计规划图的示意图； 

图8为本发明的又一缺陷的轮廓叠置于设计规划图的示意图； 

图9为本发明的物体制造缺陷的应用方法的第一较佳实施例的另一流程图； 

图10为本发明的物体制造缺陷的应用方法的第一较佳实施例的又一流程图； 

图11为本发明的物体制造缺陷的应用方法的第二较佳实施例的流程图； 

图12为本发明的从设计规划图撷取出局部设计规划图的示意图； 

图13为本发明的缺陷的轮廓叠置于局部设计规划图的示意图。 

【主要元件附图标记说明】 

10集成电路设计公司 

20半导体制造厂 

100缺陷图像 

101、103、104缺陷 

102已制造出的电路图案 

200设计规划图 

201设计电路图案 

200A局部设计规划图 

具体实施方式

本发明提出一种物体制造缺陷的应用方法，其可以准确地判断制造过程中的每一个缺陷是否在物品上造成错误。如此，如有任何错误产生在该物体上且影响到该物体的合格率时，用户（例如工程师或是设计者）可以较早地知道，并且处理它。该物体可以为一晶圆、一光 罩、一电路板、一平面显示器、一晶圆凸块(wafer bumping)或是一太阳能电池。 

本发明的方法可借助于软件的形式来实施，或是软件结合硬件的形式来实施。本发明的方法可以在单独一台电脑上自动地执行及分析，或是在多台互相交互作用的电脑上自动地执行及分析。 

请参考图1所示，为本发明的一较佳实施例，该第一较佳实施例以晶圆(wafer)作为物体的范例。 

整体来看，本方法主要是在一集成电路设计公司（以下简称为设计公司）10内执行的。设计公司10提供集成电路的设计规划图(layout)给一半导体制造厂（以下简称为制造厂）20，设计规划图包括不同的电路图案(circuit pattern)，例如：电容、晶体管、电阻等。依据该设计规划图，该制造厂20使用上百个制造机具及设备，来在一晶圆（物体）上制造出多个重复的芯片(die)。在制造过程中，缺陷将难以避免地产生在晶圆上。该缺陷可能是一随机微颗粒缺陷(random particle defect)、一系统缺陷(systematic defect)或是一制程关连缺陷(process related defect)。 

缺陷是由制造厂20内的一缺陷扫瞄及检验机自动地侦测出，然后该缺陷扫瞄及检验机产生出每一个缺陷的缺陷图像(defect image)及缺陷数据。该缺陷资料包含有：产品名称、缺陷产生的制程、缺陷的尺寸、缺陷的坐标、批次编号及晶圆编号等。所述这些缺陷图像及缺陷数据会被送至设计公司10中。之后设计公司10使用该设计规划图、缺陷图像及缺陷数据来完成错误判断(failure determination)及合格率评估(yield prediction)的工作。 

请参考图2所示，本方法的该第一实施例的详细流程提出如下。 

当制造过程中有任何缺陷产生于晶圆上时，该流程将自动地被触发启动。请参考图3所示，有一个缺陷101产生了（步骤S101），然后缺陷扫瞄及检验机产生一缺陷图像100，其显示出该缺陷101以及该缺陷101周围的一些已制造出的电路图案(fabricated circuit pattern)102（步骤S103）。借助于一些网络传输手段（例如web或FTP等），该缺陷图像100被送至该设计公司10内。 

在取得缺陷图像100之后，缺陷数据也一并借助于些网络手段从制造厂20送至设计公司10内，由此取得缺陷101的坐标（步骤S105）。如同之前所述，缺陷101的坐标是借助于缺陷扫瞄及检验机来量测的，坐标的参考原点是位于该晶圆的中心。其它的缺陷扫瞄及检验机可能会使用晶圆的角落来当成参考原点。 

请参考图4所示，接着从设计公司10的设计规划图数据库(layout database)中，取得一对应目前正在被制造的晶圆的设计规划图200（步 骤S107）。该设计规划图200是以一图形数据系统(Graphic Data System,or GDS,or GDS II)的标准格式储存于数据库中。 

请参考图5所示，之后依据该缺陷101的坐标，将缺陷图像100叠置于设计规划图200（步骤S109）上。设计规划图200的多个设计电路图案(design circuit pattern)201与所述这些已制造出的电路图案102重叠。在某些情况下，缺陷图像100的文件格式跟设计规划图200的文件格式不一致，例如缺陷图像100的文件格式为JPEG，而设计规划图200的文件格式为GDS。因此缺陷图像100及设计规划图200需要先被转换成GDS轮廓格式或是多边形图像轮廓格式(polygon/image contour format)，然后再将缺陷图像100及设计规划图200的单位尺寸调整为一致。如此，该缺陷图像100才可被叠置在设计规划图200上。 

下一步骤为，从缺陷图像100的中撷取出缺陷101的一轮廓，然后将轮廓储存为另一图像（步骤S111）。缺陷101的轮廓撷取可借助于一些图像处理技术来达到，将缺陷101的轮廓从缺陷图像100中分离出；或是借助于分析已制造出的电路图案102与设计电路图案201的重叠及差异来达到。缺陷101的实际轮廓从缺陷图像100中还原出，利用缺陷101的实际轮廓比起利用缺陷101的近似矩型形状，错误和合格率的预估可更为准确。 

请参考图6所示，接着依据缺陷101的坐标，将缺陷101的轮廓叠置于设计规划图200适当位置处（步骤S113）。之后，分析该缺陷101的轮廓与所述这些设计电路图案201的重叠情形，由此判断缺陷101是否在设计规划图200上导致一断路错误(open failure)或一短路错误(short failure)（步骤S115）。缺陷101的轮廓恰好桥接(bridge)所述这些设计电路图案201的其中两个，所以缺陷101导致了短路错误。 

请参考图7所示，在其他的情况时，一个新缺陷103的轮廓截断所述这些设计电路图案201的其中一个，因此缺陷103导致了断路错误。请参考图8所示，另一个新缺陷104没有导致任何错误于设计规划图200上，因为缺陷104的轮廓没有接触到任何设计电路图案201。 

断路或短路错误通常会造成晶圆的一个芯片错误，或是功能异常，进而使得晶圆的合格率降低。借助于此方法，设计公司10能早一步知道这些问题，不用等到制造厂20送来晶圆然后测试过后才知道。如果合格率的减少问题严重，一个警戒信号会传送至设计公司10及制造厂20，由此通知他们。因此设计公司10和制造厂20可早点解决合格率减少的问题，使得设计公司10不会面临到无法出货给客户及质量不良的问题。 

另外在某些情况中，缺陷扫瞄及检验机量测的缺陷101的坐标并不正确，以致于需要校正。不然的话，错误判断将不正确。坐标的校 正可借助于“调整该缺陷图像100及该设计规划图200的单位尺寸为一致”以及“比对缺陷图像100的已制造出的电路特征101与设计规划图200的设计电路图案201”来达到，因此坐标的校正可在取得设计规划图200后执行，也就是步骤S107后。坐标校正的详细方法可以参考相关的台湾专利申请案“缺陷诊断及管理的方法”，其申请号为98106933，发明人与本发明相同。 

此外当错误判断完成后，也就是步骤S115完成后，缺陷101、103或104可进一步地被判断是属于：随机微颗粒缺陷、系统缺陷或是制程关连缺陷，其中随机微颗粒缺陷具有不规则的外型。并且缺陷101、103或104可被判断是何种种类，例如系统缺陷的种类包括：颈缩(necking)、桥接(bridging)、遗漏(missing)或是崩塌(collapsing)等；该制程关连缺陷的种类包括：残余物(residue)、刮痕(scratch)、腐蚀(corrosion)、凹痕(pitting)、薄雾(haze)、水痕(water mark)、剥落物(peeling)、光阻液隆起(photo resist lifting)或气泡(bubble)等。之后，缺陷的101、103或104的轮廓、种类及坐标将储存至一个缺陷数据库(defect database)中，作为进一步的利用（步骤S117）。 

其中一个进一步的利用为：整体地分析制造过程中产生的全部缺陷，由此了解缺陷的产生原因等。另一个进一步的利用为：将缺陷数据库结合于可制造性设计(Design for Manufacturing,or DFM)或是实验设计(Design of Experiment,or DOE)，由此找寻出一些改善或是新的设计规划图的规则，以期减少错误及提高合格率。 

又一个进一步的利用为：将一缺陷诊断与实验设计、制程模块分割(例如散焦曝光矩阵等)或制程参数整合做结合。该自动化及有效的缺陷合格率诊断可以辨识出缺陷为随机微颗粒缺陷、系统缺陷或是制程关连缺陷，以及推论该缺陷的类型、合格率、组成及分布与该制程模块或该制程参数整合的关连性。如此缺陷的产生原因将完全地以制程模块或该制程参数整合来表达。最佳的制程模块或是制程整合情况可被妥善地选择出，由此减少缺陷合格率的影响。 

再一个进一步的利用为：借助于数据库所储存的先前及最近制造过的晶圆所产生的多个实际缺陷（随机微颗粒缺陷及系统缺陷），来预估一个新设计规划图的合格率。这样的合格率预估是跟传统利用模拟、虚拟的缺陷的作法完全不一样。新的设计规划图的合格率预估可分成两部分：一个是使用实际的随机微颗粒缺陷的合格率预估，另一个是使用实际的系统缺陷的合格率预估。请参考图9所示，其中使用实际的随机微颗粒缺陷的合格率预估的详细流程提出如下。 

首先，一个新设计规划图从设计规划图数据库中取出，并且将新设计规划图与缺陷图像100的单位尺寸调整为一致（步骤S201）。新设 计规划图也包括多个设计电路图案，然后一个新的晶圆会依据新设计规划图制造出多个重复的芯片。 

接着，将先前及最近制造过的晶圆所产生的实际随机微颗粒缺陷（例如：缺陷101、103或104）从缺陷数据库搜寻出（步骤S203）。新晶圆跟之前制造过的晶圆有类似相近的制造过程，例如被同样的机具或设备制造。之后，将所述这些实际随机微颗粒缺陷的轮廓随机地、人为地或是依据所述这些实际缺陷的原始坐标，叠置在新设计规划图上（步骤S205）。 

再来，类似步骤S115，分析所述这些实际缺陷的轮廓与新设计规划图的所述这些设计电路图案的重叠情形，由此判断所述这些实际缺陷分别是否在新设计规划图上导致一断路错误或一短路错误（步骤S207）。如果有断路错误或短路错误产生于新晶圆的其中一个芯片上，则新晶圆的合格率将会减少。所以计算有多少个芯片有断路或短路错误即可预估新晶圆的合格率。 

因为使用了来自于类似的制造过程的实际随机微颗粒缺陷，本发明的合格率预估比起公知的方式而言，较为准确。然后，如果新晶圆的预估合格率低于需求，设计公司10的设计者可修改新设计规划图，或是制造厂20的工程师可以修改新设计规划图的制造流程，由此来提高合格率。 

另外，步骤S205可以另外一种方式来执行。首先从新设计规划图中撷取出多个局部设计规划图(local layout)，经过调整缺陷图像100及局部设计规划图的单位尺寸为一致后，再将所述这些缺陷的轮廓分别叠置于所述这些局部设计规划图上。以这样的方式来做，分析实际缺陷的轮廓与设计电路图案的重叠情形时，可较为快速。因为局部设计规划图比起整个新设计规划图而言，尺寸明显地较小。 

请参考图10所示，使用实际的系统缺陷的合格率预估的详细流程提出如下。 

首先，一个新设计规划图从设计规划图数据库中取出（步骤301）。然后将新设计规划图的电路设计图案与一系统缺陷特征库(systematic defect patterns library)中的系统缺陷特征比对（步骤303）。系统缺陷特征库是储存于缺陷数据库中，且是由实际的系统缺陷所建立出。如果新设计规划图具有符合系统缺陷特征库的设计电路图案，则依据新设计规划图制造的晶圆可能也具有此系统缺陷。系统缺陷有可能会在晶圆上造成错误，其进一步决定于制造过程的情况，例如：制程参数的临界尺寸。当系统缺陷造成错误于该晶圆时，该晶圆的合格率即会降低。 

因此，下一步为找寻系统缺陷错误与制造过程的情况之间的关连 性（步骤305）。如此，哪一种情况会使系统缺陷造成错误于该晶圆即可被找出。关连性的找寻是借助于分析制程参数或制造过程的在线参数(in-line data)等，或是借助于实验设计分析、数据挖掘技术（data mining）。在关连性被找寻到后，设计公司10就可知哪一种情况对他们的新设计规划图是最佳，意指合格率最不易被系统缺陷错误所影响。如此，设计公司10可将最佳的情况告诉制造厂20，让制造厂20使用这样的情况来制造对应新设计规划图的晶圆。 

请再度参考图1所示，先前有提及本方法的第一实施例主要是在设计公司10中执行，然而也可在制造厂20中执行。制造厂20本身有缺陷图像及缺陷数据，它只需要从设计公司10中取得设计规划图。如此，制造厂20可执行如步骤S115所述的错误判断，并且将错误或是合格率的信息传给设计公司10，将晶圆的健康状况告知于设计公司10。 

除了第一实施例，本方法更具有一第二较佳实施例。该第二实施例同样以晶圆做为物品的范例，且可在设计公司10或是制造厂20中执行。 

请参考图11所示，并配合参考图2、图3和图4，本方法的第二实施例的详细流程提出如下，其与第一实施例的流程类似。也就是说，步骤S401至S407与步骤S101至S107相同，步骤S415至S417分别与步骤S115至S117相同，因此以下的说明将着重于步骤S409及S413。 

在步骤S409中，缺陷图像100最终也会依据缺陷101的坐标叠置在设计规划图200上，然而是以两个细部的步骤来完成。请参考图12所示，首先依据缺陷101的坐标，从设计规划图200的中撷取出缺陷101坐标周围的一局部设计规划图200A（步骤S4091）。局部设计规划图200A的面积远小于整个设计规划图200，因此局部设计规划图200A可较快速被电脑运算及处理。将缺陷图像100及局部设计规划图200A的单位尺寸调整为一致，接着将缺陷图像100叠置在局部设计规划图200A上，而不是整个设计规划图200（步骤S4093）。如此，下一个步骤S411可以较快地被执行。 

请参考图13所示，在步骤S413中，缺陷101的轮廓是叠置在局部设计规划图200A。所以最后的步骤S415可较快地被执行，因为局部设计规划图200A远比设计规划图200来得小。 

就像是本方法的第一实施例，第二实施例也有多种进一步的利用及选择性的步骤，例如整体性的缺陷分析、整合可制造性设计及实验设计、新设计规划图的合格率预估以及整合实验设计、制程模块分割或制程参数整合来找出缺陷的产生原因。因此这些第二实施例的进一步的利用及选择性的步骤将不再此说明。 

综合上述的说明，本发明的方法具有以下特点： 

1、可监控制造过程中物品的健康情况，不用等到制造过程结束。 

2、错误的判断是依据缺陷的实际轮廓，所以较为准确。因此合格率的预估也较为准确。 

3、新设计规划图的合格率是依据具有类似制造过程的已制造晶圆所产生的随机微颗粒缺陷及系统缺陷来预估，因此比公知方式更为准确。 

4、当任何新缺陷图像产生时，本方法会自动地执行。所以缺陷几乎可即时地被分析，以确保物体没有任何潜在的错误被忽略掉。 

但是，以上所述仅为本发明的较佳实施例，非意欲局限本发明的保护范围，故凡运用本发明说明书及附图内容所做的等效变化，均同理皆包含于本发明的保护范围内，特此声明。 

Claims (20)

1.一种物体制造缺陷的应用方法，其特征在于，包括步骤如下：

从一物体的制造过程取得一缺陷图像，该缺陷图像包括一缺陷及该缺陷周围的多个已制造出的电路图案；

取得该缺陷的坐标；

取得该物体的一设计规划图，该设计规划图包括多个设计电路图案；

将该缺陷图像及该设计规划图的单位尺寸调整为一致；

从该缺陷图像中撷取出该缺陷的轮廓；

依据该缺陷的坐标，将该缺陷的轮廓叠置于该设计规划图上；

借助于分析该缺陷的轮廓与所述这些设计电路图案的重叠情形，来判断该缺陷是否在该设计规划图上导致一断路错误或一短路错误；

取得一新物体的新设计规划图，该新设计规划图包括多个设计电路图案；

将所述缺陷图像及该新设计规划图的单位尺寸调整为一致；

依据所述缺陷的坐标，将所述缺陷的轮廓叠置于该新设计规划图上；以及

借助于分别分析所述缺陷的轮廓与该新设计规划图的所述这些设计电路图案的重叠情形，来判断所述缺陷是否在该新设计规划图上导致一断路错误或一短路错误。

2.如权利要求1所述的物体制造缺陷的应用方法，其特征在于，在“取得该物体的一设计规划图，该设计规划图包括多个设计电路图案”的步骤后，更包括步骤如下：

将该缺陷图像的已制造出的电路特征与该设计规划图的设计电路图案做比对，由此校正该缺陷的坐标。

3.如权利要求1所述的物体制造缺陷的应用方法，其特征在于，当该缺陷的轮廓截断所述这些设计电路图案的其中一个时，该缺陷导致该断路错误。

4.如权利要求1所述的物体制造缺陷的应用方法，其特征在于，当该缺陷的轮廓桥接所述这些设计电路图案的其中两个时，该缺陷导致该短路错误。

5.如权利要求1所述的物体制造缺陷的应用方法，其特征在于，更包括步骤如下：

判断该缺陷是随机微颗粒缺陷、系统缺陷或是制程关连缺陷。

6.如权利要求5所述的物体制造缺陷的应用方法，其特征在于，该系统缺陷包括：颈缩、桥接、遗漏或崩塌。

7.如权利要求5所述的物体制造缺陷的应用方法，其特征在于，该制程关连缺陷包括：残余物、刮痕、腐蚀、凹痕、薄雾、水痕、剥落物、光阻液隆起或气泡。

8.如权利要求1所述的物体制造缺陷的应用方法，其特征在于，所述这些步骤重复执行于该制造流程中的不同缺陷图像。

9.如权利要求1所述的物体制造缺陷的应用方法，其特征在于，在“依据所述缺陷的坐标，将所述缺陷的轮廓叠置于该新设计规划图上”的步骤中，更包括步骤如下：

从该新设计规划图中撷取多个局部设计规划图；以及

将所述缺陷的轮廓叠置于所述这些局部设计规划图上。

10.如权利要求1所述的物体制造缺陷的应用方法，其特征在于，更包括“将一缺陷诊断与实验设计、制程模块分割或制程参数整合做结合”的步骤，其中该步骤又包括些步骤如下：

提取该缺陷的诊断结果；

提取该实验设计、该制程模块分割或该制程参数整合；

对该诊断结果与该实验设计、该制程模块分割或该制程参数整合做数据分析；以及

推论该缺陷与该制程模块或是该制程参数整合的关连性，并且优化使得缺陷对合格率的影响最小。

11.一种物体制造缺陷的应用方法，其特征在于，包括步骤如下：

从一物体的制造过程取得一缺陷图像，该缺陷图像包括一缺陷及该缺陷周围的多个已制造出的电路图案；

取得该缺陷的坐标；

取得该物体的一设计规划图，该设计规划图包括多个设计电路图案；

将该缺陷图像及该设计规划图的单位尺寸调整为一致；

依据该缺陷的坐标，从该设计规划图中撷取出该缺陷周围的一局部设计规划图；

从该缺陷图像中撷取出该缺陷的轮廓；

将该缺陷的轮廓叠置于该局部设计规划图上；

借助于分析该缺陷的轮廓与所述这些设计电路图案的重叠情形，来判断该缺陷是否在该设计规划图上导致一断路错误或一短路错误；

取得一新物体的新设计规划图，该新设计规划图包括多个设计电路图案；

将所述缺陷图像及该新设计规划图的单位尺寸调整为一致；

依据所述缺陷的坐标，将所述缺陷的轮廓叠置于该新设计规划图上；以及

借助于分别分析所述缺陷的轮廓与该新设计规划图的所述这些设计电路图案的重叠情形，来判断所述缺陷是否在该新设计规划图上导致一断路错误或一短路错误。

12.如权利要求11所述的物体制造缺陷的应用方法，其特征在于，在“取得该物体的一设计规划图，该设计规划图包括多个设计电路图案”的步骤后，更包括步骤如下：

将该缺陷图像的已制造出的电路特征与该设计规划图的设计电路图案做比对，由此校正该缺陷的坐标。

13.如权利要求11所述的物体制造缺陷的应用方法，其特征在于，当该缺陷的轮廓截断所述这些设计电路图案的其中一个时，该缺陷导致该断路错误。

14.如权利要求11所述的物体制造缺陷的应用方法，其特征在于，当该缺陷的轮廓桥接所述这些设计电路图案的其中两个时，该缺陷导致该短路错误。

15.如权利要求11所述的物体制造缺陷的应用方法，其特征在于，更包括步骤如下：

判断该缺陷是随机微颗粒缺陷、系统缺陷或是制程关连缺陷。

16.如权利要求15所述的物体制造缺陷的应用方法，其特征在于，该系统缺陷包括：颈缩、桥接、遗漏或是崩塌。

17.如权利要求15所述的物体制造缺陷的应用方法，其特征在于，该制程关连缺陷包括：残余物、刮痕、腐蚀、凹痕、薄雾、水痕、剥落物、光阻液隆起或气泡。

18.如权利要求11所述的物体制造缺陷的应用方法，其特征在于，所述这些步骤重复执行于该制造流程中的不同缺陷图像。

19.如权利要求11所述的物体制造缺陷的应用方法，其特征在于，在“依据所述缺陷的坐标，将所述缺陷的轮廓叠置于该新设计规划图上”的步骤中，更包括步骤如下：

从该新设计规划图中撷取多个局部设计规划图；以及

将所述缺陷的轮廓分别叠置于所述这些局部设计规划图上。

20.如权利要求11项所述的物体制造缺陷的应用方法，其特征在于，更包括“将一缺陷诊断与实验设计、制程模块分割或制程参数整合做结合”的步骤，其中该步骤又包括些步骤如下：

提取该缺陷的诊断结果；

提取该实验设计、该制程模块分割或该制程参数整合；

对该诊断结果与该实验设计、该制程模块分割或该制程参数整合做数据分析；以及

推论该缺陷与该制程模块或是该制程参数整合的关连性，并且优化使得缺陷对合格率的影响最小。

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