TWI314399B - - Google Patents

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1314399 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種訊號傳輸器，特別是一種訊號編碼器與 訊號解碼器。 【先前技術】 由於高速電路的盛行，時序抖動（cl〇ckJitter)與訊號偏 移（CloekSkew)已成為許多卫程人貞非常重視的訊號特性。 隨著傳輸速度越來越快，時脈的編排變得越來越緊凑，相對的 週期也跟著絲越短’科序抖動的辟也就越來越嚴重了。 傳統數位串列傳輸系統採用的資料時脈(Data-Clock)傳輸 方式其傳齡統械條訊絲，—料傳輸資料訊號的資 料線’另一條為傳辦夺脈訊號的時脈線，由於資料訊號與時脈 訊號曰分開傳輸，所以此種方式在接收端不具有時脈復原的困 擾，得以直接利用其時脈的上緣或下緣觸發來判讀資料線所傳 來的資料訊號為邏輯零(L〇gic〇)或是邏輯壹(L〇gici)，當資料 時’鴨為繼，反之則判斷 =，：方式雖可達到資料傳輸之目的，但隨著傳輸距 & α、胃辦脈傳輸对料麵_干_導致資 ::個往上移或往下移，使得接收端丄= 若原本為邏輯零的訊號，傳輪時其鱗因雜訊 壹==_值，^ 為解決上述問題’目前部分設計採用差動撕⑹㈣的 1314399 ' 傳輪方式，其兩個輸出端(資料線)均為資料訊號’一個為資料 1號二’另—個為資料訊❹-，意即當欲傳輪邏輯壹之訊號 時’資料訊號D+為邏輯零之位帛，而資料訊號〇_為1反相之 -訊號’而當欲傳輸邏輯零之訊號時，資料訊號D_為邏輯壹之 ' 反向訊號，資料訊號D+為邏輯壹之位準；當接收端在接收到 訊號％，即利用資料訊號D+減去資料訊號 斷邏輯零與邏輯壹的方式，當電壓差大於零即表示邏輯零、|反 # 之則表示邏輯壹，此種方式之輸傳可有效減少前述雜訊干擾之 問題，因為當傳輸之訊號被雜訊干擾時，由於兩條資料線並排 配置，使得兩條資料線會被同時干擾而使得其資料訊號之位準 被同時上私或下移’因此，接收端接收時，經過資料訊號 減去資料峨D_後，其干擾訊餅被減去，而不致於有判斷 錯誤之情形產生。 雖然上述聽傳輸方式解決了雜訊干擾之問題，但是由於 • 接收端無對應資料線之時脈訊號，因此，接收端需藉由兩條資 料線來進行時脈復原(C1〇ck Rec〇veiy)之作業，此種時脈復原 之作業要求資料輸出端所輸出之資料不得連續為低位準(邏輯 ' 零)或高位準(邏輯壹）’否則時脈復原將會產生錯誤，資料判讀 上亦會發生錯誤’為能使得時脈復原不致&錯，業界即設計出 資料訊號轉換機制，即將原本4位元之資料以$位絲傳觀即 所明的4B5B) ’或者將原本8位元之資料以1〇位元來傳輸(即 所明的8B10B) ’以將連續3個以上的低位準或高位準訊號自 傳輸的資料訊號中移除，而讓時脈復原不致出錯；然而此種方 1314399 式雖解決時脈復狀_，蝴_ 4低的資料要花 位7G來傳輸，而降低了傳輸速率(125倍）。 此外明、第1圖」，前述之差動傳輸方式另具有〆 缺點’即兩《料線之資料訊號在傳輸時，如上所述料 城時(例如從邏輯壹切換為邏輯零），即會產生切換田雜訊 (Μ—問題·，而造成傳輪品質的下降。 „㈣，如何能提供—種具簡易時脈復原與抗雜訊干擾的訊 號傳輸⑤’成為研究人貞待解決關題之一。 【發明内容】 上關題本㈣在於提供—種訊號麵器與訊號 解碼器’係透過-特定編碼與解碼過程傳輸訊號，以簡易方式 還原時脈峨錢料峨，私料訊麟輸品質。 本發明觸露找號編·，用雌收資料職與時脈訊 :’並輸出對應於f料訊號與時脈訊號之差動訊號，而資料訊 二由複數個賴零與複數麵輯壹賴成，_親碼器包含 :第編碼輸出端與第二編碼輪出端，該訊號編竭器係於資料 訊號為邏輯T時，自第—編碼輸出端輸出—調變訊號，而自第 Z碼細端輸出—固定位準訊號，訊號編·於資料訊號為 、°零日自第一編碼輸出端輸出固定位準訊號 碼輸出端輪出_峨。 弟一、，扁 —本發明_露之訊鱗碼^，包含有第—解碼輸出端與第 =石馬輸出端’訊號解碼器接收訊號編碼器之第_編碼輸出端 ’、弟-編崎輸出端輸出之差動訊號，訊號解碼器於第一編碼輸 1314399 出端—號時，自第二 時脈訊號，訊號解碼心一 ,編碼輸_調_時，自第 = 賢料減自第—觸輪㈣輸㈣脈=棘令之 猎由_訊號編碼！|與訊號解碼器，透過編瑪運算過程， 將編碼後㈣脈訊號與資料訊號倾至魏端，並 過解碼運算過程，還原時脈訊號與資料訊號，如此，使得= 傳輸過知具有與差動傳輸方式的抗雜訊優點，而訊號還原過程 具有與資料時脈(Data_CIock)傳輸方式的簡易還原優點，進而 提昇訊號傳輸品質。 有關本發明的特徵與實作，茲配合圖示作最佳實施例詳細 吞兄明如下。 【實施方式】 請參照「第2圖」，係為本發明實施例之系統方塊圖。如 「第2圖」所示，本發明之訊號傳輸器，包含有：訊號編碼器 100與訊號解碼器200。 訊號編碼器100，用以接收資料訊號與時脈訊號，並輸出 對應於資料訊號與時脈訊號之差動訊號(為方便說明起見，以 下均以第一差動訊號與第二差動訊號稱之），其中資料訊號與 時脈訊號為數位訊號，而資料訊號由複數個邏輯零(例如，0 伏特電壓)的位準訊號與複數個邏輯壹(例如’33伏特電壓)的 位準訊號所構成，訊號編碼器1⑻包含有第一編碼輸出端與第 1314399 Γ辦輪_ ’訊義碼111()㈣於資料域麵輯壹時，自 =編碼輸出端輪出—調變訊號，而自第二編碼輸出端輪出一 疋位準職⑽如，為零之鱗訊魏者稍為壹之位 ,訊號）’讯號編碼器100於資料訊號為邏輯零時，自第一編 :輪出端輸出峡位準訊號，且自第二編猶出端輸出調變訊 號0 、邏輯電路10，邏輯電路10設置於訊號編碼器1〇〇中，用 ^接收貝料訊號及時脈訊號，並於資料訊號為邏輯壹時，自訊 ，編媽器卿的第-編碼輸出端輸出調變訊號，而自訊號編瑪 益100的第二編碼輸出端輸出固定位準訊號，邏輯電路職 資料訊號為邏輯零時，自第—編碼輸出端輸出目定位準訊號、， 且自第二編碼輸出端輸出調變訊號，其中調變訊號係由複數個 低位準訊颇概個高辦職所顯，霞峨的脈波寬度 可以相等於時脈鶴半職之脈波寬度或視實際需要調整為 一固定值’較佳者為將脈波寬度設定成相同於時脈訊號半周期 之脈波寬度，如此，接收端直接將第—差動訊號ix與第二差 動訊號iy結合後’即形成時脈訊號。 訊號解碼器’㈣提供-接㈣讀取雜職與資料 訊號，包含有第-解石馬輸出端與第二解碼輸出端，訊號解碼器 2〇〇接收訊號編碼器之第-編碼輸出端與第二編碼輸出端輪 出之第-差動訊號ix與第二差動訊號iy，並對第—差動訊說 1X與第二差動訊號iy進行-邏輯運算，訊號解碼器根據 邏輯運算之結果，訊號解碼H 於第—編碼輸出端為調變訊 1314399 I且第輸出端為蚊位準訊號時，自第二解碼 ，壹之資料訊號，而自第—解碼輸出端輸 號解碼器200沐當, 丁服。扎現訊 於第一編碼輸出端為固定位準 輸出端為調變訊麫砗，白笸一鮭 ；U昂一、扁碼 於，而自镇：輸出端輪出邏輯零之資料訊 就而自弟一％碼輸出端輸出時脈訊號。

2〇。=電:2。，設置於訊號編碼器⑽與訊號解碼器 H ^ 訊號編碼器觸輸出之第~差動^ ix 號1y，並校正第—差動峨ιχ㈣二差動訊號 y之位鞋—預定範_，使第—差動訊號lx與第二差㈣ 號的位準符合接收端之位準後，傳送至訊號解碼器_， 另外，位準校正電路20可設置於訊號編碼^〇〇巾，或者， 設置於訊號解碼器200中。 。請參照「第3A圖」’係為本發明第—實施例之訊號編碼 器，電路不意圖。如「第3Α圖」所示，本發明第一實施例之 訊號編碼器，包含有第一反及(ΝΑΝΙ)γ^ u、第一反相器U、 第一單一脈衝(one-shot)觸發器13、第二反相器14、第^反或 (NOR)閘15與第二單一脈衝(one_sh〇t)觸發器16。 5 第一反及(NAND)閘11，具有兩個輸入端與一個輪出端， 第一反及閘11的第一輸入端接收資料訊號，而第一反及閘u 的第二輸入端接收時脈訊號，第一反及閘11並對資料訊號與 時脈訊號進行-反及運算後，由第—反及閉u的輸出端輸出 第一訊號，其中反及運算的規則為：當第—反及閘u的第一 輸入端或第二輸入端接收到的訊號為低位準狀態時，則反及閘 1314399 :輸_輪出的第_訊號為高鱗雜；料―反及閑n 時弟貝輸入端與第二輸入端接收到的訊號同時為高仇準狀態 了則第反及閘11的輸出端輸出的第-訊號為低位準狀態。 亡第反相為12，與第一反及閑11之輸出端電性連接，具 個輸人端與—個輸出端，用以接收第—反及閘U輪出的 。。訊號並對第—訊號進行—反相邏輯運算後，由第—反相 的^^端輸出反相的第—峨’其巾反減輯運算的規 ’、、、胃弟-反相ϋ 12的輸入端收到第一訊號為低位準狀皞 ^，第―反相器12的輸出端輸出的第—訊號為高位雜 =主虽I反相n 12的輸人端接收到的第—訊號為高位準狀 i。、則第一反相器12的輸出端輸出的第一訊號為低位準狀 第-單-脈衝(Gne_sh_發器13,與第—反相Μ電性 /輪出綠端與—個編，㈣收第一反相器 二、弟H由第-訊號的脈衝觸發動作，以輸出具 的第一訊號’例如’將第-單-脈衝觸發器 等ΓΓ 定綱—反相1112輪崎寬度或者 ，传Ρ峨半助之脈波寬度，其中第—單—脈衝觸發器 之單此處亦可採用負緣觸發 收時^=相器14，具有—個輸入端與—個輪出端，用以接 哭2=，並對時脈訊號進行反相邏輯運算後，由第二反相 -的輪出端輸出反相的時脈訊號’其中反相邏輯運算的規 11 1314399 則為.當弟二反相器14的輪人@ r 時，則第二反_ Μ ^ 械訊號為低位準狀態 〇〇 、雨出端輪出的時脈訊號為高位進狀 悲，^二反撼14的輪Μ接❹1的時脈訊麟高位準狀 ㈣，·二反相H Η的輸_輸_時脈訊縣低位準狀 悲0

第反或(NOR)閘15’與第二反相器14之輸出端電性連 接’具有兩個輸人端與-個輪出端，而第—反或閘Η的第— 輸入端接㈣二反相器14輸出之反相的時脈訊號，而第-反 或閘15的第二輸人端接收資料訊號’第_反或閘15並對資料 訊號與反相的時脈訊號進行—反或運算後，由第—反或閑Η 的輸出端輸出-第二訊號，其中反或運算的規則為：當第一反 或閘15的第-輸人端或第二輸人端接_的訊號為高位準狀 態時’則第-反或閘15的輸出端輸出的第二訊號為低位準狀 態；當第-反或閘15的第-輸人端與第二輸人端接收到的訊 號同時為低辦狀騎，則第—反賴15的輸出端輸出的第 一訊號為高位準狀態。 第二單一脈衝(one-shot)觸發器16,與第一反或閘15之輪 出鳊電性連接，具有一個輸入端與一個輸出端，用以接收第— 反或閘15輸出的第二訊號，由第二訊號的脈衝觸發動作，以 輸出具有不同脈波寬度的第二訊號，例如，第二單一脈衝觸發 器16輸出的脈波寬度大於第一反或閘15輸出脈波寬度，其中 第二單—脈衝觸發器16係為一正緣觸發單一脈衝觸發器。 接下來，說明電路動作原理： 12 1314399 當資料訊號為邏輯壹時’經由第—反及閘u將時脈訊號 與資料訊號進行反及邏輯運异後’由第_反及閘n輸忠第— 訊號，而第-訊號經由第-反相器、12進行反相邏輯運算後， 由第-反相器輸出反相的第-訊號，接著，反相的第一訊號經 由第-單-脈_發11 13設定輸_脈波寬度，由第一單二 脈衝觸發H 13輸出·訊號，即第―絲峨ιχ(如「第6八 圖」所示）。

當資料訊號為邏輯壹時，經由第二反相器14將時脈訊號 進行反相ϋ輯運算後，由第二反邮14輸出反相的時_ 號’接著，第-反或閘15將反相的時脈訊號與資料訊號進行 反或邏輯運算後，由第-反或閘15輪出第二訊號，而第二訊 號經由第二單-脈衝觸發器16設定輪出的脈波寬度，由第二 單-脈衝觸妓16輸_定辨輯，即第二差動訊號如如 「第6Α圖」所示）。 當資料訊號為邏輯零時，經由第—反及閘11將時脈訊 與資料訊號進行反及邏輯運算後，由第—反及閘η輸出第_ 訊號，而第-訊號經由第一反相器12進行反相邏輯運算後， 由第-反相器12輸出反相的第—訊號，接著，反相的第― 號經由第-單—脈衝觸發器13設定輪㈣脈波寬度，由第- 單二脈衝觸發器_13輸出固定位準訊號，即第—差動訊號邮 「第6Α圖」所示）。 當貧料號為邏輯容日卑，奴< 士贫 勹、铒孓蚪，經由弟二反相器14將時脈訊號

進行反相邏輯運算後，由第二尺相哭w I 弟一反相TO 14輸出反相的時脈訊 13 1314399 號’接著，第-反或閘15將反相的時脈訊號與資料訊號進行 反或邏輯運算後，由第-反朗15輪出苐二訊號，而第二訊 號經由第二單-脈衝觸發器16設定輸出的脈波寬度，由第二 單-脈衝觸發器16輸出調變訊號，即第二差動城匕(如「第 6A圖」所示）。

。請參照「第3B圖」，係為本發明第二實施例之訊號編碼 器之電路示意圖。如「第3Β圖」所示，本發明第二實施例之 訊號編碼ϋ含有第-反及(NAND)M u、第一單—脈衝 —shot)觸發器18、第二反相器14、或_閘17與第二單 一脈衝(one-shot)觸發器19。

第反及(NAND)問11，具有兩個輸入端與一個輪出端， 而第-反及閘11的第-輸人端接收資料訊號，而第一反及閑 11的第二輸人端接收時脈職’第—反及閘u並對資料抑 與時脈訊號進行-反及運算後，由第—反及閘n的輪出端^ 出第-訊號，其中反及運算的規則為：當第―反及閘^的: -輸入端或第二輪人端接收到的訊號為低位準狀態時，則第— 反及閘11的輸*端輸出的第_訊號為高位準狀態；當第—反 及閘11的第-輸人端與第二輸人端接收到的訊號同8;為高位 準狀態時’則第—反及閘11的輸出端輸出的第-訊號為:位 第-單-脈_發器18，與第—反及閘n之 連接，具有-個輸入端與一個輸出端，用以接收第—反:性 11輸出的第-訊號，由第—訊號的脈衝觸發動作，以輸出^ 1314399 有不同脈波寬度的第-訊號，例如，第—單—脈衝觸發器Μ 輸出的脈波寬度大於第—反及閘η輸出脈波寬度，其中第一 單脈衝觸發益18係為一負緣觸發單一脈衝觸發器。 反相為140 ’具有一個輸入端與一個輸出端，用以接收時 魏號，並對時脈訊號進行反相運算後，由反相器14〇的輪出 端輪出反相㈣脈訊號，其中反相運算的規則為：當反相器 140的輸入端收_脈訊號為低位準狀態時，則反相器⑽的 輪出端輸出的時脈喊為高辦狀態；#反相器⑽的輸 Γ到的時脈峨為高辦㈣時，断拥⑽的輸出端輪 出的時脈訊號為低位準狀態。 · 或(OR)間17,與反相器14〇之輪出端電性連接 個輸入端與一個輸出端，或 八Λ ⑽輸出之反相的時脈訊號入=接收反相器 钮％咕上 尺]1 /的弟二輸入端接收資 核並職觀麟肋 貝 鼻後，由或閉的輸出端輪出第二辦 ^進二一或運 為：當戋閘17 MM # 'u其中或運鼻的規則 4閘17的弟一輸入端或第二輪入端接 端輸出的第二訊號為高 為低位準崎時，触顺訊號同時 準狀態。 如7⑽㈣輪_第二訊號為低位 第二單一脈衝觸發器19，鱼 具有-個輪入端與一個輸出蠕 =端電性連接， 訊號，由第二訊#的脈镬收或閘17輸出的第二 的脈衝觸發動作，以輪出具有不同脈波寬度 1314399 的第二訊號’例如，第二單一脈衝觸發器19輪出的脈波寬度 • A於或閘17輸·波寬度，其中第二單-脈衝觸發器19係為 —負緣觸發單一脈衝觸發器。 • 接下來，說明電路動作原理： . #資料訊號為賴麵，㈣第—反及閘11將時脈訊號 — 與資料訊號進行反及邏輯運算後，由第-反及閘出第一 訊號，，著’第-訊號經由第一單一脈衝觸發器職定輸出 • 的脈波寬度，由第一單一脈衝觸發器Μ輪出調變訊號，即第 一差動訊號ix。 當資料W虎為邏輯壹時，經由反相器14〇將時脈訊號進行 反才k輯運·^後，由反相☆ 14〇輸出反相的時脈訊號，接著， 或閘Π將反_時脈訊號與資料訊麵行或麵運算後，由 或閘Π輸出第二訊號，而第二訊號經由第二單一脈衝觸發号 設定輸出的脈波寬度，由第二單—脈衝觸發器19輸出固定 鲁位準訊號’即第二差動訊號iy。 當資料訊料邏輯科，經由第—反及閘n將時脈訊號 與資料訊號進行反及邏輯運算後，由第-反及閘η輸出第一 減、’接著’第—訊雜由第—單—脈觸絲a設定輸出 的^波見度，由第一單一脈衝觸發器18輪出固定位準訊號， 即第一差動訊號ix。 當資料峨麵輯料，經由反姉⑽料脈訊號進行 反相避輯運异後’由反相器140輸出反相的時脈訊號，接著， 或閘Π將反相的時脈訊號與㈣訊號進行或邏輯運算後，由 16 1314399 A U輪出第二訊號，而第二訊號 — 料定輪_脈波妓，由第二單―脈^；早-脈衝觸發器 訊號，即第二差動訊號ly。 綱發器19輸出調變 如「=「Γ:Γ本發明之位準校正電路之示意圖。 2㈣二比較：。校彻包対第一比較器

較二：具有兩個輸入端與 ^以-輸人端㈣反相輸人端Vi+)接收訊號編碼器 的弟-編碼輪出端輸出之第一差動訊號汉，第一比㈣ 21之第二輸入端(即反相輸入㈣攝收訊號編瑪器⑽之第 了編碼輸出端輸出之第二差動訊心，其中第—比較器η對 弟-差動訊號lx與第二差動訊號匕進行比較運算，以輸出具 有準確位料第二差動訊號⑽，如此，即可解決第—差動訊 號ix在傳輸過程中訊號衰減的問題，其中第一比較器2ι内部 有將反相輸入端V!-的位準提昇至大於零但小於電壓源 VCC(例如，1/2VCC)，以解決當第一比較器21的兩個輪入端 的輸入訊號都是邏輯零時的問題。 第二比較器22，具有兩個輸入端與一個輸出端，第二比 較器22之第一輸入端(即非反相輸入端vi+)接收訊號編碼器 100之第二輸出端（即反相輸入端vi_)輸出之第二差動訊號 iy，弟一比較器22之第二輸入端接收訊號編碼器1〇〇之第一 編碼輸出端輸出之第一差動訊號ix，其中第二比較器22對第 一差動訊號ix與第二差動訊號iy進行比較運算，以輸出具有 17 1314399 準確位準的第四差動訊號iyl，如此，即可解決第二差動訊號 iy在傳輸過程中訊號衰減的問題，其中第二比較器22内部有 將反相輸入端Vi-的位準提昇至大於零但小於電壓源(例 如，1/2VCC)，以解決當第二比較器22的兩個輸入端的輸入 訊號都是邏輯零時的問題。 請參照「第5A圖」，係為本發明第一比較器之電路示意 圖。如「第5A圖」本發明之第一比較器包含有複數個電晶體 開關所組成’其中第__差動峨ix與第二差動訊號~輸入至 各電晶體關後’根據第—差動訊號&與第二差動訊號㈣ 位準控财電晶體關的導通㈣靖剛啤，以輸出具有準 確位準的第三差動訊號ixl。另外，本發明之第二比較器的電 =與第-比較器相同，差別在於：第—比較器21之第一輸入 $(即非反相輸入端Vi+)接收訊號編碼器廟㈣一編碼輸出 Z出之第-差動訊號lx(如「第6A圖」所示），而第二比較 Γ楚2-之第一輸入端(即非反相輸入端你)接收訊號編碼器 100 :輪出端(即反相輸入端Vi_)輸出之第二差動訊號iy(如 往▲圖」所示）’其餘電路動原理相同，以下不再贅述。 _立二…、第5B圖」，係為本發明第一比較器之另一電路 晶體1如帛5B圖」本發明之第—比較器包含有複數個電 「曰第L所組成-，而「第5B圖」t接收的第—差動訊號ix(如 所圖」所不)與第二差動訊號iy為反相(如「第6D圖」 丁路動原理與「第5A圖」類似，以下不再贅述。 >、第6A圖」，係為本發明與先前技術之訊號波形 18 1314399 • 比較示意圖。如「第6A圖」所示，先前技術的資料訊號data 與反相貢料訊號^在傳輸上具有切換雜訊（論咖吨 問題’進而造賴輸品質下降’而本發明之訊號編碼 ’ · 1 100於接收到時脈訊號與資料訊號後，根據編碼規則將資料 -訊號與時脈訊號編碼成第一差動訊號ix與第二差動訊號iy， 並於接收端根據解碼規則將第一差動訊號k與第二差動訊號 汐相加後即可還原出時脈訊號，將第-差動訊號iX與第二差 • 動訊號坟相減後即可還原出資料訊號，其中第一差動訊號ix 的脈波寬度與第二差動訊號的脈波寬度等於時脈訊號dk的半 周』如此本發明將資料訊號與時脈訊號分別轉換為調變訊 號與固定辦訊號’由_變鮮轉峨彼此非為正 反相的切換關係，故不具有切換雜訊的問題，因此，相較於習 知的差動傳輸方式具有較佳的傳輸品質。 請參照「第6B圖」，係為本發明與先前技術之另一訊號 • 波形比較示意圖。「第6B圖」與「第6A圖」不同之處在於: 第狃圖」甲的第一差動訊號ix的脈波寬度小於「第6八圖」 中的第-差動訊號ix的脈波寬度，換句話說，「第圖」中

‘ ❸第一差動訊號k的脈波寬度小於時脈的半周期，而「第6B 圖」中的第二差動訊號iy的脈波寬度小於「第6A圖」中的第 二差動訊號iy的脈波寬度，換句話說，「第6b圖」中的第二 ，訊號㈣脈綠度小於時脈訊號处的半周期，前述脈: 丸度可透過單一脈衝觸發器進行調整。 請參照「第6C圖」’係為本發明與先前技術之另—訊號 1314399 波形比較示意圖。「第6C圖」與「第6A圖」不同之處在於· 「第6C圖」中的第-差動訊號ix的脈波寬度大於「第认圖 中的第一差動訊號IX的脈波寬度，換句話說，「第圖中 的第-差動訊號的脈波寬度大於時脈訊號dk的半周期，而 「第6C圖」中的第二差動訊號iy的脈波寬度大於「圖」 中的第二差動訊號iy的脈波寬度，換句話說，「第圖」中 的第二差動訊號iy的脈波寬度大於時脈訊號dk的半周期，前 述脈波寬度可透過單一脈衝觸發器進行調整。 則 请參照「第7A圖」，係為本發明之訊號解碼器之電路示 意圖。如「第7A圖」所示，本發明之訊號解碼器包含有：第 一正反器40、第二正反器41、第一延遲器5〇、第二延遲哭μ、 第三延遲器52、第二反及問11〇、第三反及間出、第三反相 器⑷、第四反相器142與第二反或閑15〇，其中第一正反器 =與第-輯H 50構成—個正_發的第三單—脈衝觸發 器，第二正反11 4卜第二延遲器51與第三延遲器52構成I 個正緣觸發的第四單一脈衝觸發器。 —第反或閘150將第一差動訊號汉與第二差動訊號卜進 行:反或邏輯運算，第二反或閘15〇根據吉果將訊號輸出 至第二反及閘⑽，而第二反及閘⑽將第二反或閘150輸出 的訊號與清除峨deai•進行—反及邏輯運算，其巾清除訊號 clear於系統開機的靜默時間過後維持在—高準位狀態，第二 ，及閘UG根據運算結果將訊號輸出至第三反相器’⑷，接 者’第三反相1141將第二反及閘則輪出的訊號反相，並輸 20 1314399 ώ反相後的訊號至第三單一脈衝觸發器，最後，由第一正反器 4〇的Q端輸出時脈訊號dk(如第6Α圖所示）。 第三反及閘111將第三差動訊號ixl與清除訊號clear進 行一反及邏輯運算，第三反及閘lu根據運算結果將訊號輸出 至第四反相器142，接著，第四反相器142將第三反及閘11 輪出的訊號反相，並輸出反相後的訊號至第四單一脈衝觸發 器，最後，由第五正反器44的Q端輸出資料訊號data(如第 6A圖所示）。 明 > 如、「第7B圖」，係為本發明之訊號解碼器之另一電 路不意圖。「第7B圖」與「第7A圖」*同之處在於：「第％ 圖」知用負緣觸發的第三單一脈衝觸發器與負緣觸發的第四單 脈衝觸發③’謂第二反或閘15G雜為互斥或閘151，其 餘電=動作方式與「第7A圖」類似，在此不再贅述。” ❿f 7C ®」，係為本發明之峨解碼^之另 下心圖。「第7C圖」與「第7A圖」不同之處在於：「第π i」-H加了—個位準校正電路20，以將第一差動訊號ix M ‘=，校正為具有準確位準的第三差動訊㈣ 在此不其餘電路動作方式與「第7a圖」類似， 圖，其請林㈣之峨麵s之電路示意 四差動訊號iyl戈:"^生輸出—組第三差動訊號⑷與第 各種接收端訊號-，以提供 ”有況雜碼料者不具有峨解媽器)_ 1314399 ===位準校正電路2〇與訊號解碼器 多工諸第多」工=本翻之訊號綱包含有：第一 第五正反器‘第四延==三正反器42、第四正反器43、 …第七延物6、= 延遲器54、第六延遲器 4四反及閘112、第五反及間113、第五 目斋143與第六反相器144。其中第三正反器

遲器53構成第五單—脈衝觸發器，而第四正反器43與 遲t 54構成第六單—脈衝觸發器’而第五正反II 44、第六延 遲器55與第七延遲器56構成第七單一脈衝觸發器。

.第一多工器30，接收第一比較器21輸出之第三差動訊號 ixl與時脈訊號clk，並根據一選擇訊號sd選擇性輸出第三差 動减、ixl <時脈訊號clk ;第五單一脈衝觸發器，接收並輸 出第二差動訊號bd或時脈訊號elk，並設定第三差動訊號W 或時脈訊號dk半職雜波寬度為_或不_原第三差動 訊號ixl或時脈訊號clk半周期的脈波寬度，以輸出第三差動 5fl號ixl或時脈訊號elk ;第六單一脈衝觸發器，接收第四差 動訊號iyl並設定第四差動訊號iyl的脈波寬度為相同或不同 於原第四差動訊號iyl的脈波寬度，以輸出第四差動訊號iyl ; 第四反及閘112，用以對資料訊號data與時脈訊號clk進行反 及邏輯運算，並輪出一訊號；第五反相器143，接收並對第四 反及閘112輸出的訊號進行反相邏輯運算；第七單一脈衝觸發 器’接收第五反相器143輸出之訊號，並設定該訊號的脈波寬 度為相同或不同於原訊號的脈波寬度；第五反及閘1丨3，接收 22 1314399 輸出之訊號’並對該訊號與資— =反及物運算；第六反相器144，接收第五反及閘⑴ 出的訊戒，並對該訊號進行反相邏輯運算；第二多 :』 接收第，、單—脈衝觸發器輸出之第四差動訊號盘第丄反 Γ出的訊號，並根據選擇訊號sei選擇性輪出第岭 動如虎lyl或資料訊號data。

當選擇訊號為邏輯壹時，第一多工器3〇輸出第三 紅i至第三正反器42的CLK端’而第三正反器 輸出第三差動訊號ixl，而第四正反器43叫端輸出第= 動Λ號iyl至第二多工器3卜而第二多工器31輪出第四差動 訊號iyl。 ★當選擇訊號為邏輯零時’第一多工器％輸出時脈訊號他 至第二正反器42的CLK端，而第三正反㈣的卩端輪出時 脈訊號dk，第四反及閘112將資料訊號—與時脈訊號她 進狀觸輯，錄出—峨至第五反相^⑷，接著， 經由第五正反器44、第六延遲器55與第七延遲器56構成的 第七單一脈衝觸發器將訊號傳送至第五反及閘113，而第五反 及閘113將資料訊號data與第五正反器44之q端輪出的訊號 進打反及邏輯運算後，將訊號傳送至第六反相器144，而第六 反相器144再將前述訊號反相後傳送至第二多工器31，而第 二多工器31輸出資料訊號data。 綜上所述’本發明之訊號編碼器與訊號解碼器，透過編碼 運算過程’將編碼後的時脈訊號與資料訊號傳輸至接收端，並 23 1314399 於接收端透過解碼運算擁(接收端也可以不料 的作業，直接判讀即可），還原時脈訊號與資料訊號，如^ 使得訊號傳輸過料有與差動傳輸方式的錄 缺 ^原過爾峨日峰綠_方式_ = 雖然本發明以前述之較佳實施_露如上，鮮並 限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和 :内太當可作些許之更動與潤飾，因此本發明之專利保^ 圍須視本_書所附之申請專利範騎界定者為準。 【圖式簡單說明】 第1圖係為先前技術之訊號波形比較示意圖； 第2圖係為本發明實施例之系統方塊圖； 第3A圖係為本發明第一實施例之訊號編碼器之電路示意圖； 第3B圖係為本發明第二實施例之訊號編碼器之電路示意圖； 第4圖係為本發日狀轉校正電路之示意圖； 第5A圖係為本發明第—比較器之電路示意圖； 第5B圖係為本發明第一比較器之另一電路示意圖； 第6A圖係為本發明與先前技術之訊號波形比較示意圖； f圖係為本發明與先前技術之另一訊號波形比較示意圖； 第C圖係為本發明與先前技術之另一訊號波形比較示意圖； 第圖係為本發明與先前技術之另一訊號波形比較示意圖； 第7A圖係為本發明之訊號選擇器之電路示意圖； 第7B圖係為本發明之訊號解抑之另—電路示意圖； 24 1314399 第7C圖係為本發明之訊號解碼器之另一電路示意圖；及 第8圖係為本發明之訊號選擇器之電路示意圖。 【主要元件符號說明】 10 邏輯電路 11 第一反及閘 12 第一反相器 13 第一單一脈衝觸發器

14 第二反相器 15 第一反或閘 16 第二單一脈衝觸發器 17 或閘 18 第一單一脈衝觸發器 19 第二單一脈衝觸發器 20 位準校正電路 21 第一比較器 22 第二比較器 30 第一多工器 31 第二多工器 40 第一正反器 41 第二正反器 42 第三正反器 43 第四正反器 第五正反器 25 44 1314399 50 51 52 . 53 54 55 56 • 100 110 111 112 113 140 141 φ 142 143 144 150 151 200 300 elk clear 第一延遲器 第二延遲器 第三延遲器 第四延遲器 第五延遲器 第六延遲器 第七延遲器 訊號編碼 第二反及閘 第三反及閘 第四反及閘 第五反及閘 反相器 第三反相器 第四反相器 第五反相器 第六反相器 第二反或閘 互斥或閘 訊號解碼器 切換雜訊問題 時脈訊號 清除訊號 1314399 ix 第一差動訊號 iy 第二差動訊號 ixl 第三差動訊號 iyl 第四差動訊號 data 資料訊號 data 反相資料訊號 Vi+ 非反相輸入端 Vi- 反相輸入端 vcc 電壓源 VB1 第一偏壓 VB2 第二偏壓

Claims (1)

1314399 了申請專利範園·· 種輯編喝器，用以接收一 出對應於該資料訊號與該時號與一時脈訊號，並輸 ，數個m零與魏個二，，議資料訊 3有-第1觸出端與 / 4成，該Ifl號編碼器包 係於該資料訊號為該邏輯臺時，輪出端，該訊號編碼器 調變訊號，而自該第二編 ㈣輪出端輪出一 2. 訊號編碼器於該資料訊號為該定位準訊號，該 知輪出該固定位準訊號了自該弟-編螞輪 訊號。 自知二編媽輪出端輪出該調變 如申請專利範圍第J項所述之訊 包含一邏輯電路，該邏輯電路接3號編，更 號，並於該資料訊號為該邏二==時脈訊 出-調變訊號’而自該第二編碼輸出端：編】，輪 號，該邏輯魏於料如—111定位準訊 r出胁科遽為該邏輯零時，自該第-編祝 輪出鈿輸出該固定位準訊號，且 編碼 調變訊號。 第—、、扁碼輸出蠕輪出該 3·如申請專利範圍第丨項所述之訊號編，其中該 訊號係為-邏輯為零之位準訊號。 疋位準 如申明專利範圍第1項所述之訊號編碼器，其中該固定位 訊號係為—邏輯為壹之位準訊號。 > _如申明專她’ 1項所述之訊號編碼器，其中該調變訊替 係由複數個低位準訊號與複數個高位準訊號所構成。、 28 1314399 . δ·如申請專利範圍第1項所述之訊號編碼器，其中該調變訊號 之脈波寬度相等於該時脈訊號半周期之脈波寬度。 7·如申請專利範圍第1項所述之訊號編碼器，其中該邏輯電路 . 更包含有： • 一第一反及(NAND)閘，具有兩輸入端與一輸出端，該 反及閘之第一輸入端接收該資料訊號，該第一反及閘之第二 輸入端接收該時脈訊號，該第一反及閘並對該資料訊號與該 • 時脈訊號進行一反及運算後，由該第-反及閘之該輸出端輸 出一第一訊號； 一弟一反相器，與該第一反及閘電性連接，具有—輸入 端與一輸出端，接收該第一反及閘輸出之該第一訊號，並對 該第-訊號進行-反相運算後，由該第一反相器之該輸出端 輸出反相之該第一訊號； 一第一單一脈衝(one_shot)觸發器’與該第一反相器電性 φ 連接，用以接收並設定該第一訊號之脈波寬度； -第二反相器’具有—輸人端與—輸出端，接收該時脈 訊號，並對該時脈訊號進行該反相運算後，由該第二反相器 之該輸出端輸出反相之該時脈訊號； 一第一反或(NOR)閘，與該第二反相器電性連接，具有 兩輸入端與—輸出端，該第—反或閘之第-輸人端接收該第 二反相器輸出之反相之該時脈訊號，該第一反或閘之第二輪 入端接收該資料訊號，該第一反或閘並對該資料訊號與反相 之該時脈訊號進行-反或運算後，由該第—反或閘之該輸出 29 1314399 端輸出一第二訊號；及 一第二單一脈衝(one-shot)觸發器，與該第一反相器電性 連接，用以接收並設定該第二訊號之脈波寬度。 8·如申請專利範圍第7項所述之訊號編碼器，其中該第一單一 脈衝(one-shot)觸發器與該第二單一脈衝(〇ne_sh〇t)觸發器係 為一正緣觸發單一脈衝(one-shot)觸發器。 9.如申請專利細第1項所述之訊號編碼H，其巾該邏輯電路 更包含有： 一第一反及(NAND)閘，具有兩輸入端與一輸出端，該 第一反及閘之第一輸入端接收該資料訊號，該第一反及閘之 第二輪入端接收該時脈訊號，該第一反及閘並對該資料訊號 與該時脈訊贿行-反及後，由該第—反關之該輸^ 端輸出一第一訊號； 、一第一單一脈衝(one-shot)觸發器，與該第一反及閘電性 連接，用轉收並設定鱗-職之脈波寬度； :口 —第二反相器，具有一輸入端與一輸出端，接收該時脈 訊遽’並對辦觀號進行該反相運算後，由該第二反相器 之°亥輪出端輪出反相之該時脈訊號； 與-輪ίΙΓ別’、與該第二反相器電性連接，具有兩輸入端 則，销閘之第—輸人端接收該第二反相器輸出之 目之該時脈輯’該或閘之第二輸人端接收該資料訊號， =:並_資料職歧相之鱗脈職騎-或運算 4由該或閘之該輸出端輪出一第二訊號；及 1314399 一第二單一脈衝(one-shot)觸發器，與該第一反相器電俨 連接’用以接收並設定該第二訊號之脈波寬度。 如申請專利範圍第9項所述之訊號編碼器，其中該第一單— 脈衝(one-shot)觸發器與該第二單一脈衝(one_sh〇t)觸發器係 為一負緣觸發單一脈衝(one-shot)觸發器。 11.—種配合如巾料概㈣1賴述喊編碼ϋ之訊號解碼 器，以供一接收端讀取該時脈訊號與該資料訊號，該^號解 媽盗包含有-第一解碼輸出端與一第二解碼輸出端，該訊號 解碼器接收該訊號編碼ϋ之該第一編碼輸出端與該第二編 3出端所輸出之該調變訊號與該固定位準訊號，該訊號解 端Sri碼輸出端為該調變訊號且該第二編碼輸出 之該資料時’自該第二解碼輸出端輪出該邏輯壹 :…#U’而自該第一解碼輸出端輸出該時脈訊號，該 定位準訊號卿 號。零之該㈣喊，而自該㈣碼物輪出該時脈訊 12·如申=侧第11爾之峨解碼器，財更包含有. 反或邏輯3摘’職觸峨触岐鲜峨進行該 第-反及閘，接收該第二 31 1314399 一第二反相器，接收該第二反及閘輪出之訊號，並對該 第一反及間輪出之該訊號進行該反相邏輯運算； 一第三單一脈衝觸發器，接收該第三反相器輸出之訊 號，以輸出該時脈訊號； 一第二反及閘，接收該差動訊號與該清除訊號，並對該 差動ifU虎與該清除訊號進行該反及邏輯運算； 第四反相盗，接收該第三反及閘輸出之訊號，並對該 第二反及閘輸出之該訊號進行該反相邏輯運算；及 〇 一第四單一脈衝觸發器，接收該第四反相器輸出之訊 號，以輸出該資料訊號。 13.如申明專利範圍第u項所述之訊號解碍器’其中更包含有： 一互斥或閘，將該差動訊號進行一互斥或邏輯運算； 第一反及閘，接收該互斥或閘輸出之訊號與一清除訊 號’亚對該互斥或閘輸出之該訊號與該清除訊號進行該反及 邏輯運算； 第一反相益’接收該第二反及閘輪出之訊號，並對該 第一反及閘輪出之該訊號進行該反相邏輯運算； 一第二單一脈衝觸發器，接收該第三反相器輸出之訊 號，以輸出該時脈訊號； 第二反及閘，接收該差動訊號與該清除訊號，並對該 差動訊號與該清除訊號進行該反及邏輯運算； 第四反相益，接收該第三反及閘輸出之訊號，並詞·該 第二反及閑輸出之該訊號進行該反相邏輯運算；及 32 1314399 :如單:脈衝㈣器，魏該^反相器輸出之訊 號，以輸出該資料訊號。 14·如申請翻細f u項所述之訊號解端， 碼器與該訊號解碼關更包含有-位準校正電路，㈣= 該訊號編碼器輸出之該差動訊號，並校正該差動訊號之位 準，使該差動訊號找位準符合該接收端之位準後 該訊號解碼器。 伋如申請專利範圍第14項所述之訊號解碼器，其中該 正電路更包含有： 干仅 ” ϋ較器’具有兩輸人端與—輸出端，該第—比較 輸入端接收該訊號編碼器之該第-編碼輸出端輸 以差^訊號’該第—比較器之第二輸人端接收該訊號編 ‘、、、°°之該第一編碼輸出端輸出之該差動訊號，並輸出一第一 差動訊號；及 一 y第二比較器’具有兩輸人端與—輸出端，該第二比較 盗之第一輪入端接收該訊號編碼器之該第二輸出端輸出之 該差動訊號，該第二比健之第二輸人端接收觀 “ δ第、、扁碼輸出端輸出之該差動訊號，並輸出一第四差動 訊號。 如申叫專利細第b項所述之訊號解碼器，其中該位準校 =電路與該訊號解媽ϋ之間更包含有—贱選_，該訊 選擇器包含有： 第夕工盗，接收該第一比較器輸出之該第三差動訊

之該訊 並對該 1314399 號與該時脈訊號，並根據—訊號 訊號或該時脈訊號； 〜、、輪由該第三差動 該時SC—脈衝觸發器，接收並輸一三差細^ 二接收並輸出該第_訊號; 反及邏輯運算，塌^嫌號與該時脈訊號進行該 第五反相II，魏該帛三反及 訊號進行該反姆輯·; 並ff該 一第六單一脈衝觸發 號； 、接收該弟五反相器輪出之該訊 。、第四反及閘，接收該第六單—脈衝觸發器輪出 號並對該訊號與該資料訊號進行該反及邏輯運算； η 一第六反相器’接收該第四反及閘輸出該訊號， 訊遗進行該反相邏輯運算；及 -第二多工器，接收該第五單—脈衝觸發器輪出之該第 四差動訊號與該第六反相H輪出之該訊號 ，並根據該選擇訊 號選擇性輸丨該第四差動訊號賴㈣訊號。 ° 34