TWI303468B - Fabrication mehtods for contact hole structures - Google Patents

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TWI303468B
TWI303468B TW095100375A TW95100375A TWI303468B TW I303468 B TWI303468 B TW I303468B TW 095100375 A TW095100375 A TW 095100375A TW 95100375 A TW95100375 A TW 95100375A TW I303468 B TWI303468 B TW I303468B
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Ju Wang Hsu
Jyu Horng Shieh
Yinien Su
Peng Fu Hsu
Hun Jan Tao
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Taiwan Semiconductor Mfg
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    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant

Description

.1303468 九、發明說明 【發明所屬之技術領域】 本發明是有關於一種石夕基底上集積電路元件之製造方 法’且特別是有關於一種接觸孔洞結構、接觸結構及其製造 方法。 【先前技術】 一般說來複合式金氧半導體(CMOS)技術已被確認為 一適用於數位電子的領導技術且特別適用於許多電腦產 品。根據尺寸法則的CMOS技術的微小化適用於半導體元 件以達成高集積度及高操作速度的目的。因為CMOS元件 的縮小化,在一密集設計規則下形成接觸孔洞成為半導體電 路製造的一個挑戰。 第1A圖及第1 B圖係繪示習知在鄰近多晶矽閘極處形 成接觸孔洞結構的剖面示意圖。 如第1A圖所示,一閘極1 〇3和間隙壁彳〇5形成於基底 100之上。形成第一介電層110覆蓋基底100、閘極103 和間隙壁1 05。形成一鍅刻中止層11 5覆蓋第一介電層 I成一弟一介電層120覆蓋姓刻中止層115。形成一 圖案化罩幕層140於第二介電層120之上,圖案化罩幕層 140具有開口 13〇形成於其内。 藉由圖案化罩幕層1 4 0為|虫刻罩幕,一钱刻製程移除 部分第二介電層120、蝕刻中止層115和第一介電層11〇 以形成如第1 B圖所示之接觸孔洞1 3〇a、第二介電層 1303468 12〇a、蝕刻中止層115a和第一介電層ii〇a。在習知的方 法中’在一密集設計規則下間隙壁1 05也當成一蝕刻中止 層。由於蝕刻製程,部分間隙壁1 05和位於基底1 〇〇之上 的部分源/汲極石夕化金屬區域1 50會被移除。一凹陷1 30b 形成於接觸孔洞1 30a的底部並延伸到源/汲極矽化金屬區 域1 50。由於間隙壁1 〇5的側面厚度損失d,淺接雜汲極 (LDD)160a在蝕刻過程中會受到損傷,源/汲極區域16〇b 也會夂到損傷。由於LDD 160a及源/汲極160b會有相當量 的物貝被移除,區域160a和160b的厚度縮小。LDD 160a 的表面無矽化金屬,LDD 160a的損傷會造成相較源/汲極矽 化金屬區域150而言有較大的漏電流漏電流會造成具有這 樣接觸結構的電路的功率消耗增加和導致電路的失效。 美國專利第6489227號揭露-以二階段㈣ 低凸出埋入式電容的方、本 + 士、^ 电合态的方法。此方法先沉積一氧化層,接著 以乾#刻製程形成小的前接觸 引接觸孔洞在使用氮化矽帽蓋和預 "匕積在子兀線和位元線的間隙壁當蝕刻中止 式蝕刻法形成一大接鳃力、门加 曰寻以一濕 埋入式電容形成於半導體基底之上。。表面千坦度的 美國專利公開號第2〇〇2/〇137355夢 多接觸孔洞的製程。此一製程的特色在於:的:均勻 均向蝕刻,乾式蝕刻適、”、句向與非 J週用於在絕緣層内及上部導 起始接觸孔洞開口。妁A☆, 丨♦體層内疋義 形成一漸縮接觸孔洞衿埯,而拔病 隹灸始接觸孔洞上部 起始接觸孔洞底部部分形Λ 式蝕刻步驟在 心成一垂直壁接觸孔洞輪廓。再移除 1303468 • 用來定義接觸孔洞的光阻形狀後,一濕式蝕刻曝露於起始接 - 觸孔洞之絕緣層以形成侧向凹陷而產生最終均勻接觸孔洞 • 開口。 美國專利第5216281號係為一伴隨摻雜源極之接觸結 構。一氮化過渡金屬層,例如氮化鈦,形成覆蓋電晶體源極、 閘電極和汲極區域。形成一氮化鈦毯覆層覆蓋介電絕緣閘電 極的頂面和侧面,以及適用於源/汲極區域之接觸孔洞之底 參邛及側壁。在&供場效遮蔽絕緣之處,氮化金屬層亦覆蓋場 效遮蔽絕緣電晶體。 在這些專利中均未提及形成接觸孔洞結構時避免實質 上損傷基底。 、、 【發明内容】 本發明揭露一種形成接觸孔洞結構的例示方法。製造方 法係先形成實質上一無矽材質層於一基底上。一材質層形成 _於無矽材質層之上。一接觸孔洞形成在實質上無矽材質層及 材質層之内而實質上不損傷基底。 本發明亦揭露一種形成接觸結構的例示方法。根據上述 形成之接觸孔洞結構,一導體層形成於接觸孔洞内而形成接 觸結構。 • 本發明揭露一種形成接觸孔洞結構的例示方法。製造方 • /系先心成實貝上一第一材質層於一基底上。一第二材質層 ,形成於第一材質層之上。運用一含氧、氮、氫或其任意組成 , 之乾式蝕刻;一運用SPM(硫酸/過氧化氫)、s〇M(硫酸/臭 •1303468 =)APM(氨水/過氧化氫)、液態臭氧、超臨界二氧化碳或 /、任心、、且成之濕式蝕刻或乾濕式蝕刻混用來形成一接觸孔 洞於第一材質層及第二材質層之内。 / 、本發明亦揭露一種形成接觸結構的例示方法。根據上述 t成之接觸孔洞結構…導體層形成於接觸孔洞内而形成接 觸結構。 、,f發明揭露一種形成接觸孔洞結構的例示方法。本方法 百先提供一具有閘極和間隙壁位於其上之基底。一實質上無 材貝層幵/成於間隙壁上。形成一材質層覆蓋無石夕材質層、 閘桎和間隙壁之上。運用一含氧、氮、氫或其任意組成之乾 式蝕刻;一運用SPM(硫酸/過氧化 s 卿(氨水,過氧化氯)、液態臭氧、超臨界二氧化碳或乳其)任 =成之濕式姓刻或乾濕式㈣㈣來形成—接觸孔洞於 間隙壁之上或緊鄰間隙壁。 、 *提供-接觸孔洞結構,接觸孔洞結構包括—基底、 層、一材Μ和—接觸孔洞。實質上無”質 基底之上,材質層覆蓋於實質上無石夕材質層之上 接觸孔洞形成在實質上無石夕材質層及材質層之内而實質上。 不損傷基底。 ^阳賞負上 一道:供一接觸結構,除了上述形成之接觸孔洞結構之外, -導體層形成於接觸孔洞内而形成接觸結構。 提供另-接觸孔洞結構,接觸孔洞結構 實質上無爾層、一材質層和一接觸孔 :底二 極和間隙壁。一實質上無 &上^有閉 何貝層形成於間隙壁上。一 .1303468 均覆蓋實貝上無矽材質層、閘極和 :在實質上無.材質層及材質層之内。實以= 材質層的在運用一含氧、氮、急赤盆杠立4…、矽材貝層及 H^、、液態臭氧、超臨界"氧化碳或其任意組成之濕 气餘刻或乾濕式餘刻的餘刻率不同。
提供一接觸結構,除了上述形成接 _ 』丄述小风之接觸孔洞結構之外, 體曰形成於接觸孔洞内而形成接觸結構。 本發明上述及其他特徵可藉由以下的實施例及相關的 圖示來做進一步的了解。 【實施方式】 第2A圖和第2 B圖係繪示一形成接觸孔洞結構的例示 方法之剖面示意圖。 如第2A圖之結構包括基底200、實質上無矽材質層21〇 書覆蓋於基底200之上,材質層220覆蓋於實質上無石夕 層210之上。 、 基底200可以為,例如矽基底、三五族化合物基底、 破璃基底或其他任何相似的基底。實質上無矽材質層2 ’ 〇 可以為例如SiLK或AFP低介電係數材質,這些材質可以藉 由例如化學氣相沉積或旋塗塗佈形成。在一些實施例中,實 質上無矽材質層210也是實質上無氧材質。實質上無石夕材 質層210氧含量不超過6 %。材質層220包括介電層和抗反 射層。介電層可以為,例如非摻雜矽酸玻璃(USG)層、蝴換 1303468 雜石夕酸玻璃(BSG)層1摻㈣酸玻璃(PSG)層、硼鱗換雜 石夕酸玻璃(BPSG)層、氮切層、氮氧切層、氟摻雜石夕酸 玻璃(FSG)層、低介電係數層或其任意組合。材質層22〇可 以藉由例如化學氣相沉積或旋塗塗佈形成。、曰 如第2B圖所示,—接觸孔、洞23〇藉由移除部分實質上 ”,、夕材質層21G及材質層22Q *形成且實質上不損傷基底 200。-圖案化光組層(未繪示)藉由—微影製程形成於材質 層220之上。以圖案化光組層為姓刻罩幕,一或多餘刻製 程用來移除部份實質上無石夕材質層21〇及材質層22〇。移 除部份材質層220的步驟以形成材質層22〇a可以為,例如 j CF"戈C2f8為反應氣體的乾式蝕刻製程。在本實施例 ,移除部份實質上無妙㈣層21G的 無石夕材質層2他可以為,例如— j實= ^ 5乳虱、風或其任意組 =乾式餘刻;-運用SPM(硫酸/過氧化氫卜咖 臭氧)、APM(氨水/過氧化氫)、液態 ^ 為Ιγγ 或乾濕式㈣製程。因 开材質層21Qa的實質上切材f,本實施例中 形成接觸孔洞230的乾式或渴式 底200。在本膏"“ 刻製㈣質上不損傷基 在本實紅例中,移除部份實質上無石夕材質層21〇 而實貝上不損傷基底2〇〇竟咮其麻 ^ ^ 〇ηη 〜土氐2〇〇被移除的深度不超 ° 矣。在半導體技術中,均知# s I^ Α 接受的損失。基底損失的降低亦°疋? 〇變化可 量可以及廡山ο Τ似丌了抑制漏電流。由漏電流的 反應出基底的損失程度。在此 2〇〇 -些非實質上的移除 以;:二’自基底 疋」以接文的。因為結構的漏 1303468 電流在規範之内,「非實質上的損傷」是可接受的。在讀過 •本實施例的敘述後,習知此技藝者當知漏電流與基底200 ♦,失去量的關聯,而漏電流的規格因不同的元件和集積電路而 定。習知此技藝者均知如何修改製造所欲結構製程以使漏電 流在規袼之内。 在本實施例,移除部份材質層220的步驟實質地停止 於實質上無石夕材質層210的表面。移除部份材質層22〇的 瞻步驟也可以實質地停止於部分實質上無石夕材質層21〇被移 除之後。然後執行移除部份#f上無⑦材f層2iq的步驟。 在讀過本實施例的敘述後,習知此技藝者當知可根據製程之 基本需求來修改此二蝕刻製程。在本實施例中,移除部份實 質上無矽材質層210的蝕刻製程對實質上無矽材質層21〇 及材質I 220的姓刻率不同。由於敍刻率不同,本實施例 中的乾式或濕式蝕刻製程來形成接觸孔洞23〇時 損傷基底200。 ' •立在一些實施例中,材質層220為一抗反射塗層。移除 邛伤實貝上無矽材質層21 0的蝕刻製程對實質上無矽材質 3 210及材貝層220的蝕刻率不同。由於姓刻率不同,本 =%例中的乾式或濕式蝕刻製程來形成接觸孔洞時實 質上不損傷基底200。 第2C圖係繪示一例示接觸結構之剖面示意圖。 導體層230a形成於第2B圖所示之接觸孔洞23〇之 内。導體層230a的材質可為多晶石夕、銘、銘銅、嫣、銅或 類似的材質。導體層230a可用例如化學氣相沉積、物理氣 12 1303468 相/儿積電鑛、低電電錢(Electro-less Plating)或類似的製 .私來形成。形成導體層230a的步驟先包括形成一導體材質 ^ (未繪不)於介層窗230之内及覆蓋材質層220a。然後利用 回蝕製程或化學機械研磨法移除位於材質層22〇a之上的導 體材質而形成導體層230a。 第3A圖至第3C圖係繪示在一地形結構上形成接觸孔 洞結構的例示方法之剖面流程示意圖。 • 如第3八圖所示一地形結構形成於基底300之上此一地 形結構包括一閘極、一間隙壁或淺溝渠隔離結構。在本實施 例之中’地形結構包括閘極3〇3和間隙壁305。一實質上 無矽材質層310形成於間隙壁3〇5之上。一材質層32〇覆 蓋實質上無矽材質層31 0、閘極303和間隙壁305。一圖案 化罩幕層340覆蓋於材質層32〇之上並具有一開口 33〇於 其内。 除了閘極303、間隙壁305、圖案化罩幕層34〇、源/ 着汲極矽化金屬區域350、淺摻雜汲極區域360a和源/汲極區 域360b之外,其他第3A圖至第3c圖之結構的項目均和 第2A圖至第2B圖相同,只是標號增加100以資區隔。這 些項目的詳細敘述不再重複說明。閘極3〇3可以為例如多 晶石夕閘極或是金屬閘極。間隙壁305的材質可以為氧化石夕、 氮化石夕或氮氧化矽。閘極303和間隙壁305可用傳統沉積、 微影和#刻製程來形成。圖案化罩幕層34〇可以為例如光 阻層或介電層,介電層係以沉積、微影和蝕刻製程來形成。 在本實施例中,實質上無矽材質層310覆蓋於至少部分間 13 .1303468 -隙壁305之上,但不覆蓋閘極303。淺摻雜汲極區域360a " 和源/沒極區域36〇b可利用例如離子佈植製程來形成。源/ 卜’及極石夕化金屬區域35〇可利用例如矽化金屬製程來形成。 離子佈植製程與矽化金屬製程均為本領域的習知技術,在此 不再贅述。 如第3B圖所示,一開口 33〇a藉由圖案化罩幕層340 的開口 330來形成。移除部份材質層32〇以形成材質層 • 320a的步驟與第2B圖所述的相似,在此不再贅述。移除 邛伤材質層320的步驟實質地停止於實質上無矽材質層 31 〇的表面。 刘罘此圖所示,一接觸孔洞330b形成於實質上無与 材質層310a及材質層320a之内。移除部份實質上無石夕利 質層310的步驟以形成實質上無矽材質層3i〇a可以為,你 含氧、氮、氫或其任意組成之乾式蝕刻;一運用测㈤ 自:過氧化氫)、S〇M(硫酸/臭氧)、APM(氨水/過氧化氯)、液 2氧、超臨界:氧化碳或其任意組成之濕式_或乾濕式 蝕刻混用之蝕刻製程。因為實質 上I欲#所士 〇 、負上…矽材負層31 〇a的實質 I耘實負上不扣傷淺摻雜汲極區域360a 辟 31實質上不損傷間隙壁305意味間隙壁3G傷不^ 重,以至於基底300上部分淺摻雜没極區域360== 乾式或濕式蝕刻之下實質上未曝露出述之 極區域360a,漏電流的情形可-未.貝傷淺摻雜汲 汲極矽化金屬區域350的損耗亦 ' 、抑制。減少源’ Ύ抑制漏電流。由漏電流 14 .1303468 的量可以反應出源/汲極矽化金屬區域350和間隙壁3〇5的 " 損失程度。在某些實施例中,自源/汲極矽化金屬區域35〇 - 和間隙壁305 —些非實質上的移除量也是可以接受的。因 為結構的漏電流在規範之内,「非實質上的損傷」是可接受 的。在本實施例中,間隙壁305側壁厚度的損失量d不超 過1 00埃。在讀過本實施例的敘述後,習知此技藝者當知 漏電流與源/汲極矽化金屬區域35〇和間隙壁3〇5失去量的 _關聯,而漏電流的規格因不同的元件和集積電路而定。據 此,習知此技藝者均知如何修改製造所欲結構製程以使漏電 流在規格之内。 在本實施例中,實質上無矽材質層31〇a不覆蓋閘極 3〇3。實質上無石夕材質層31〇a不須完全覆蓋地形結構,例 士閘極303和間隙壁305。因為實質上無石夕材質層31〇a旦 有足夠的厚度’所以在移除部份材質^ 32〇的步驟不會損 :基底300 ’實質上無矽材質層3l〇a不須完全覆蓋地形結 T ^列如閑極303和間隙壁3〇5。在讀過本實施例的敘述 1:習知此技藝者當知可在給定情形下修改實質上無矽材質 層310a的厚度。 第3 D圖係繪示—例示接觸結構之剖面示意圖。 一導體層330c形成於笛一 .^ 成於弟3C圖所示之接觸孔洞330之 円。導體層330c鱼第闰姐命 .L ”弟2C圖揭路的的導體層230a相似, 和其^再如第3DSI所示’導體層33Qc與閘極303 結:耦口。稭由這樣的耦合,如第3D圖所示的導體 為一矩形或橢圓形的接觸(輕合接觸或牴觸接觸)。 15 •1303468 第4A圖至第4C圖係繪示在一地形結構上形成接觸孔 , 洞結構的另一例示方法之剖面流程示意圖。 … 如第4A圖所示’一地形結構包括一閘極403及一間隙 壁405形成於基底400之上。形成一實質上無矽材質層41〇 完全覆蓋於閘極403及間隙壁405之上。一材質層420覆 蓋實質上無矽材質層410。一圖案化罩幕層44〇覆蓋於材 質層420之上並具有一開口 430於其内。在本實施例中, _ 實質上無矽材質層41 0實質平坦化地形結構,例如閘極4〇3 及間隙壁405。淺摻雜沒極區域460a和源/汲極區域46〇b 緊鄰閘極4 0 3而形成於一基底4 0 0之上。源/汲極石夕化金屬 區域450形成於源/汲極區域460b之上。 如第4B圖所示,一開口 430a藉由圖案化罩幕層44〇 的開口 430來形成。 如第4C圖所示,一接觸孔洞430b形成於實質上無石夕 材質層410a及材質層420a之内。 φ 第4A圖至第4C圖中的結構項目和第3A圖至第3B圖 相同,只是標號增加1 00以資區隔,在此不再贅述。 第4D圖係繪示一例示接觸結構之剖面示意圖。 一導體層430c形成於第4C圖所示之接觸孔洞430之 内。導體層430c與第2C圖揭露的的導體層230a相似, 在此不再贅述。如第4D圖所示,導體層430c與閘極403 和基底400耦合。藉由這樣的耦合,如第4D圖所示的導體 結構成為一矩形或橢圓形的接觸(耦合接觸或牴觸接觸)。 第5A圖至第5F圖係繪示在形成接觸孔洞結構之前的 16 • I3〇3468 數不同例示方法之剖面示意圖。 除了介電層520和抗反射層525之外,第5A圖中的結 構項目和第4A圖中的結構項目相同,只是標號增加彳〇〇以 資區隔,在此不再贅述。在本實施例中,形成一實質上無矽 材質層510完全覆蓋於閘極503及間隙壁505之上。介電 層520可以為例如低介電材料、非摻雜矽酸玻璃(usg)層、 硼摻雜矽酸玻璃(BSG)層、磷摻雜矽酸玻璃(pSG)層、硼磷 摻雜矽酸玻璃(BPSG)層、氟摻雜矽酸玻璃(FSG)層、或= 似的材質。抗反射層525形成於介電層52〇與圖案化罩幕 層540之間。本實施例中形成接觸孔洞結構的方法與第3八 圖至第3C圖所揭露的方法相似,在此不再贅述。在移除介 電層520與實質上無石夕材質層51〇之前,本方法更包括移 除部份抗反射層525。例示方法中是在移除部份介電層52〇 時一併移除部份抗反射層525。在—些實施例中,部份抗反 l=5的二除可利用不同的敍刻製程。在讀過本實施例 =Μ ’習知此技藝者當知移除部份抗反㈣525的餘 刻1程是具有彈性的及可修正的。 除了介電層515之外,笛
圖中的㈣馆 苐5B圖中的結構項目和第5A 構項目相同’其他結構標號相同。在本實施例中 在移除部分介電層520 在本實施例中, J鄉刻裝転中介電層51 5作A為古丨丨 中止層之用。介電層51ς 〇作為蝕刻 石々石山各⑵ 增515材質可以為例如氮化石夕、氮氧化 石夕、石反化矽、碳氧化矽、 〇 見乳化 带赤接縮$ 夕、氣氧化矽或是類似的材質。 形成接觸孔洞結構的方 ν刊貝。 此不再瞽、f / 與第5Α圖所揭露的方法相似,在 此不再%述。在移除介 以在 电層520之後,本方法更 17 1303468 部份介電f 515。移除部份介 如W、日人〇的方法可以為,例 如Μ混合CHF3、CF4A 〇2的乾式巧例 Φ M con -b 1矛王 ®移除部份介 電層520時可以一併移除部份介電芦 ;1 例的敘述後,習知此技藝者告知 \ 嗔過本實施 刻製程是具有彈性的及可修正的。 幻蚀
除了介W之外,第5C圖中的結構項目和第5A 圖中的結構項目相同’其他結構標號相同。介電層5 於實質上無石夕材…10的下方覆蓋間極5〇二間隙壁 5〇5。^電層5〇7材質可以為例如氮切、氮氧切、碳化 妙、碳氧化⑪、氟切、氟氧化⑦或是類似的材質。介電層 5〇7可以用例如化學氣相沉積來形成。介電層5〇7係作: 閘極503和間隙壁505的保護層之用。在移除實質上無碎 材質層510的步驟之後,部分介電層5〇7接續被移除。移 除部份介電層507的方法可以為,例如以混合CHF3、cF4 及〇2的乾式蝕刻製程。介電層507的形成並非必要,其端 視於由閘極503和間隙壁505所組成之元件的效益要求而 定。在讀過本實施例的敘述後,習知此技藝者當知且可決定 是否需要形成介電層507來增進元件的效益。 除了介電層507、515之外,第5D圖中的結構項目和 第5A圖中的結構項目相同,其他結構標號相同。介電層5〇7 位於實質上無矽材質層510的下方覆蓋閘極5〇3和間隙壁 505 °介電層515形成於介電層520與實質上無矽材質層 510之間。介電層5〇7、515與第5c圖所揭露的介電層5〇7 與第5B圖所揭露的介電層51 5相似,在此不再贅述。根據 18 .1303468 本實施例’需要以钱刻製程移除部份介電層5Q7、515。這 些姓刻製程均如第5B圖與第冗圖所揭露,在此不再贊述。 在製程需求和元件的效益的基礎上,習知此技藝者當知在任 何情形下是否應用介電層5〇7與515。 如第5E圖所示’第5E圖中的結構項目和第5a圖中 的結構項目相同’其他結構標號相同。本實施例中,形成一 實質上無梦材質層51G㈣隙壁5Q5之上但不覆蓋問極 如第3A圖至第3C圖所述,因為實質上無石夕材質層 51〇的厚度夠厚足以在移除部份㈣層似的步驟中不: 實質損傷源/沒極梦化金屬區域55G和間隙壁5Q5,實質二 ‘、、、夕材質層51 0不須完全覆蓋地形結構’例如間極5〇3和 間隙壁5G5。在讀過本實施例的敘述後,習知此技蔽者告知 如何修改實質上無矽材質層51〇的厚度。 田 如第5F圖所述,除了介電層515之外,第5f圖中的 結構項目和第5 D圖中的姓德口』 中的、、、°構項相同’其他結構標號相 同。形成"電層515覆蓋實質上無石夕材質層51〇,覆 極503和間隙带5ης 、。在本實鉍例中,在移除部 ㈣的㈣製程中介電ι515作為㈣中止層之用且= 護問極503和間隙壁咖所組成之元件。介電層515 、 相同標號者相同,在此不再贊述。在移除= 51m接續移除部份介電層515。移除部份介電層 列製r。例如以混合㈣3、CF4及〇2的乾式餘 声515。在時可以一併移除部份介電 層在’過本實施例的敘述後,習知此技藝者當知移除 19 .1303468 部份介電層515的蝕刻製程是具有彈性的及可修正的。 pp -::本么明已以數較佳實施例揭露如上,然其並非用以 r :肉? ’任何熟習此技藝者,在不脫離本發明之精神和 耗圍内,當可你久Λ < ^ ii ^ ^ ^, 之更動與潤飾,因此本發明之保護範圍 田 、申請專利範圍所界定者為準。 【圖式簡單說明】 為讓本發日月# μ、+、j 4 e ^ 上述和其他目的、特徵、和優點能更明顯 易Μ,下文特舉一龢 只 車又佳貝施例,並配合所附圖式,作詳細說 明如下: 「7、 < 杰垃11Α圖及第1Β圖係繪示習知在鄰近多晶矽閘極處形 成接觸孔洞結構的剖面示意圖; 第Μ圖和第2 Β圖係繪示—形成接觸孔洞結構的 方法之剖面示意圖; !2C圖係繪示-例示接觸結構之剖面示意圖; ,n ^ 圖至第3C圖係繪示在一地形結構上形成接觸孔 网結構的例示方法之剖面流程示意圖; =3D圖係纷示_例示接觸結構之剖面示意圖; ^ ,, 第4C圖係繪示在一地形結構上形成接觸孔 卜 不方法之剖面流程示意圖; 第4D圖你.— , 口係'會不一例示接觸結構之剖面示意圖;以及 第 5A 圖 $ 馀 y \ _ n π 第5F圖係繪不在形成接觸孔洞結構之前的 數不同例示方法之剖面示意圖。 20 1303468 【主要元件符號說明】 . 100、200、300、400、500 ··基底 103、203、303、403、503 ··閘極 105、205、305、405、505 :間隙壁 110、110a :第一介電層 11 5、11 5 a ··餘刻中止層 120、120a :第二介電層 • 130、330、330a、430、430a :開口 130a ' 230、330b、430、430b :接觸孔洞 130b :凹陷 140、340、440 :圖案化罩幕層 150、350、450、550 :源/汲極矽化金屬區域 160a、360a、460a :淺摻雜汲極(LDD)區域 160b、360b、460b :源/汲極區域 210、210a、310、310a、410、410a、510 :實質上無矽 0 材質層 220、220a、320、320a、420、420a、520 :材質層 230a、330c、430c ··導體層 507、515、520 :介電層 525 :抗反射層 21

Claims (1)

1303468 十、申請專利範圍 1 · 一種接觸孔洞結構的製造方法,至少包人. 實質上無石夕材質層於一基底上,其中:少部分之 ^貝上無矽材質層接觸該基底; =成一第二材質層於該實質上無矽材質層;以及 开乂成至少一接觸孔洞結構於該實皙卜益功u& 第二材質^日^山 稱m貝上無石夕材質層及該 、曰内且曝硌出該基底,但實質上不損傷該基底。 2.如申請專利範圍的第,項所述之接觸孔洞結構的製 ^法,更包括形成一地形結構於該基底之上,該實質上盖 :材質層位於該地形結構之上,該第二材f層位於該地料 之上,該接觸孔洞結構位於該地形結構之上或緊鄰該地形 結構。 、3.如中請專利範圍㈣2項所述之接觸孔洞結構的製 •造方法,其中形成該地形結構更包括形成一閘極、一間隙壁 或一淺溝渠隔離結構。 〃 土 4. 如申請專利範圍的第2項所述之接觸孔洞結構的製 造方法,其中形成該實質上無矽材質層係實質上平坦化該地 形結構。 ~ 5. 如申請專利範圍的第彳項所述之接觸孔洞結構的製 造方法,其中更包括形成一介電層於該實質上無矽材質層的 22 •I3〇3468 下方。 ” 4 6·⑹中凊專利範圍的第5項所述之接觸孔洞結構的勢 造方法,豆中該介雷馬嗤 表 ,、Τ邊;丨電層覆蓋該地形結構。 7.如申請專利範圍的第5項所述之接觸孔洞結構 造方法,其中更包括开彡士 ^ /、Τ文匕祜形成一額外介電層於該實質上無矽 鲁層及該第二材質層之間。 貝 、生8.如申請專利範圍的第2項所述之接觸孔洞結構的製 =方去’其中該實質上無石夕材質層更覆蓋於該地形結構之 、生9.”請專利範圍的第8項所述之接觸孔洞結構的製 :方去’其中更包括形成一額外介電層於該實質上無矽 _ 曰及該第二材質層之間。 、 1〇·如中請專利範圍的第8項所述之接觸孔洞結構的 的;法’其中更包括形成一介電層於該實質上無矽材質層 11.如申請專利範圍的第 製造方法,其中更包括形成一額 貝層及該第二材質層之間。 2項所述之接觸孔洞結構的 外介電層於該實質上無矽材 23 J303468
,如申睛專利範圍的第 製造方法,其中形成該實質上無 SiLK低介電層或ApF低介電層 1項所述之接觸孔洞結構的 石夕材質層的步驟包括形成一 13.如申請專利範圍的第 製造方法,其中形成該第二材質 介電層和一或多層抗反射層。 1項所述之接觸孔洞結構的 層的步驟包括形成一或多層 製造方法圍的第1項所述之接觸孔洞結構的 :法,其中形成該接觸孔洞結構包括: 移除部份該第二材質層;以及 移除部份該實質上無石夕材質層。 製造1 方5:::專利範圍的第14項所述之接觸孔洞結構的 衣^方法,其中移除部 上無矽材質居㈣ 材質層的步驟在到達該實質 才》層的表面時實質上停止。 製造方申明專利範圍的第14項所述之接觸孔洞結構的 對餘刻該實質中::::該實質上無石夕材質層的步驟包含-蝕刻逮率的蝕刻製程,層與蝕刻該第二材質層具有不同 17.如申請專利範圍的第16項所述之接觸孔洞結構的 24 .003468 襄造方法,其中兮為办丨杂丨 氧、氨或其任 化氫)、SOM(硫 、超臨界二氧化 混用。 ^亥蝕亥^程包括運用 =成之乾式_;—運用SPM(硫酸/過氧 山夂臭乳)、APM(氨水/過氧化氫)、液態臭氧 石厌或其任意組成之湛+ h W 取I濕式蝕刻;或乾濕式蝕刻 如申請專利範圍的帛,項所述之接觸孔洞結構的
製u方法,其中开》成该接觸孔洞的步驟不會造成該基底的損 失超過300埃。 19·如申請專利範圍的第1項所述之接觸孔洞結構的 製造方法,其中更包括形成一導體層於該接觸孔洞之内。
1303468 七、(一)、本案指定代表圖為:第 2C 圖 (二)、本代表圖之元件代表符號簡單說明: 200 :基底 210a :實質上無矽材質層 220a :材質層 230a :接觸結構
八、本案若有化學式時,請揭示最能顯示發明特徵 的化學式:
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7563701B2 (en) * 2005-03-31 2009-07-21 Intel Corporation Self-aligned contacts for transistors
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9786760B1 (en) * 2016-09-29 2017-10-10 International Business Machines Corporation Air gap and air spacer pinch off

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216281A (en) 1990-04-05 1993-06-01 Ramtron Corporation Self sealed aligned contact incorporating a dopant source
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
JPH11307633A (ja) * 1997-11-17 1999-11-05 Sony Corp 低誘電率膜を有する半導体装置、およびその製造方法
ES2124025T3 (es) 1994-11-23 1999-01-16 Isotec Franchise Systeme Gmbh Procedimiento para impermeabilizar contra la humedad una mamposteria.
US6265780B1 (en) * 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
JP4314650B2 (ja) * 1998-08-08 2009-08-19 東京エレクトロン株式会社 半導体装置の層間絶縁膜の形成方法
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
US6461955B1 (en) 1999-04-29 2002-10-08 Texas Instruments Incorporated Yield improvement of dual damascene fabrication through oxide filling
US6127260A (en) 1999-07-16 2000-10-03 Taiwan Semiconductor Manufacturing Company Method of forming a tee shaped tungsten plug structure to avoid high aspect ratio contact holes in embedded DRAM devices
JP3430091B2 (ja) * 1999-12-01 2003-07-28 Necエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
US6451683B1 (en) * 2000-08-28 2002-09-17 Micron Technology, Inc. Damascene structure and method of making
US6395632B1 (en) * 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making
JP4095763B2 (ja) * 2000-09-06 2008-06-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
WO2002069382A1 (en) * 2001-02-28 2002-09-06 Kabushiki Kaisha Watanabe Shoko Solid-state device and its manufacturing method
GB2378314B (en) 2001-03-24 2003-08-20 Esm Ltd Process for forming uniform multiple contact holes
JP2003017564A (ja) * 2001-07-04 2003-01-17 Fujitsu Ltd 半導体装置およびその製造方法
US6489227B1 (en) 2001-07-30 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of etching a polysilicon layer during the stripping of the photoresist shape used as an etch mask to create an opening to an underlying fuse structure
US6455406B1 (en) 2001-11-28 2002-09-24 Micron Technology, Inc. Semiconductor processing method of forming a conductive connection through WxSiyNz material with specific contact opening etching
US6420226B1 (en) 2001-12-12 2002-07-16 Taiwan Semiconductor Manufacturing Company Method of defining a buried stack capacitor structure for a one transistor RAM cell
JP3944838B2 (ja) * 2002-05-08 2007-07-18 富士通株式会社 半導体装置及びその製造方法
US6723597B2 (en) * 2002-07-09 2004-04-20 Micron Technology, Inc. Method of using high-k dielectric materials to reduce soft errors in SRAM memory cells, and a device comprising same
JP2004095611A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体装置およびその製造方法
US6767824B2 (en) 2002-09-23 2004-07-27 Padmapani C. Nallan Method of fabricating a gate structure of a field effect transistor using an alpha-carbon mask
JP3811473B2 (ja) * 2003-02-25 2006-08-23 富士通株式会社 半導体装置
US7115517B2 (en) 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US6939794B2 (en) * 2003-06-17 2005-09-06 Micron Technology, Inc. Boron-doped amorphous carbon film for use as a hard etch mask during the formation of a semiconductor device
US7049702B2 (en) * 2003-08-14 2006-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene structure at semiconductor substrate level
ATE451717T1 (de) * 2003-09-29 2009-12-15 Ibm Herstellungsverfahren
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect

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