TWI290419B - Programmable differential D flip-flop - Google Patents

Description

1290419 玖、發明說明 【發明所屬之技術領域】 本發明有關於數位電子電路，而更特別的是，有關於 自動測試設備應用中所使用的差動D型正反器電路。 【先前技術】 差動D型正反器提供數位系統一種重要的基本架構方 塊。在一些應用中，差動正反器提供暫時的儲存功能。在 其他的應用中，諸如自動測試設備，差動正反器則提供一 種將資料信號與時序信號同步化的方法，藉以形成一種高 度精確的時序產生器。 如同圖1所闡述的，傳統的D型差動正反器10典型 地包含個別的主要以及從屬單元11與13。主要單元使用一 資料設置電路12，其在來自時脈輸入電路14的第一個時脈 邊緣發生時，便會接收差動資料。在時脈信號之後的邊緣 上，來自資料設置構件的資料則會被載入並且暫時地儲存 在資料儲存電路16之中。在相同的時脈邊緣上，提供資料 儲存電路中的資料用以充當從屬單元13的差動輸入資料。 資料設置電路典型地由一輸入負載電路負載（由電阻器R1 以及R2所表示）。 繼續參照圖1，以類似於主要單元11的方式建構從屬 單元13，而其資料設置電路接收來自主要單元的輸出，並 且產生用於正反器10的差動輸出。個別的主要以及從屬電 流源22與24提供固定的偏壓電流，以爲主要以及從屬單 1290419 元之用。在授與Benachour之美國專利第6140845號中提供 此種傳統結構更爲詳細的說明。 在其中一種自動測試設備之應用中，差動D正反器實 現於時序產生器電路18之前端，時脈輸入電路Η接收來 自系統時脈19的信號。來自圖樣產生器20的時序資料信 號會將差動資料饋給互補的正反器資料輸入。正反器的輸 出會驅動一延遲線路21。典型地，其延遲線路包含數個相 同的延遲級23,每一個皆具有以電晶體差動對（並無顯示) 型式的輸入資料電路25,以及由多數個負載電晶體(並無顯 示）所定義的負載電路，藉以建立預定的延遲單元D。 傳統上，差動正反器之延遲並不相同於延遲線路之延 遲，而通常會導致實質的時序錯誤。錯誤的主要理由其中 之一爲延遲構件負載電路26以及正反器輸入負載電路（R1 ，R2)之間的不匹配。對高頻應用而言，此一時序錯誤在某 些環境中可能會超過可允許的時序錯誤預算値的一半以上 。在某些環境中，進一步的延遲電路係實現以盡力滿足此 一問題。不幸的是，額外的電路通常會耗費額外延遲線路 型式，而增加硬體成本，並且使用寶貴的電路區域（晶片空 間）以及電力。 ^ 所需要而且現今購買不到的，乃是具有允許在正反器 延遲線路上的控制藉以最大化時序電路的精確度之差動D 正反器。本發明之差動D正反器滿足這些需求。 【發明內容】 1290419 本發明之可程式正反器提供一種可程式電流源之能力 ，同時實現具有相似於延遲鎖定迴路（DLL)延遲單元之延遲 特性電路。以如此方式，正反器便會呈現出相似於能夠微 調的DLL延遲單元之延遲特性，以便藉由程式化控制正反 器偏壓電流來追蹤DLL延遲。 爲了實現前述之優點，本發明其中一種型式包含一種 差動正反器，其差動正反器則含有個別的主要以及從屬單 元。主要單元包含第一資料設置電路以及第一資料儲存電 路。資料設置電路具有第一差動輸入以及第一差動輸出。 第一資料儲存電路連接到第一資料設置電路之輸出。其單 元進一步地包含一差動時脈電路以及第一電流源。具有互 補時脈的時脈電路，藉以在資料設置以及資料儲存電路中 ，交替地設置以及儲存資料。形成從屬單元實質地相似於 主要單元，其單元並且包含連接到主要單元的第一差動輸 出之第二差動輸入。從屬單元進一步地包含具有可程式輸 入的第二電流源，以便在從屬單元中改變偏壓電流，藉以 控制正反器的延遲特性。 在另一種型式中，本發明包含一時序電路，以爲自動 測試設備之用。時序電路包含一具有用以產生時序信號的 多數延遲構件之延遲線路，每一延遲構件具有延遲負載電 路、，藉以產生相似的延遲D。其電路進一步地包含一用以 產生時序資料數値的差動資料源、一差動系統時脈、以及 一差動D正反器。差動D正反器包含一具有固定延遲的主 要單元以及個別的主要資料與主要時脈輸入。主要資料輸 1290419 入連接到資料源，而主要時脈輸入則連接到差動系統時脈 。差動D正反器進一步地包含一具有個別的從屬資料以及 從屬時脈輸入之從屬單元。其從屬資料輸入連接到主要單 元的差動輸出，而從屬時脈輸入則反相地連接到差動系統 時脈。從屬單元進一步地包含一從屬差動輸出以及一可程 式輸入’藉以改變從屬差動輸出之延遲，以便匹配每一個 延遲單元相似的延遲D。 經由以下的細節說明，同時結合附圖閱讀，本發明其 他的特性以及優點將是顯而易見的。 【實施方式】 _ 本發明之差動正反器提供一種可程式能力，允許其建 立能夠追蹤與延遲線路中所實現的延遲構件相關之延遲特 性。此乃是藉由配置相似於延遲構件的正反器以及提供可 程式偏壓電流給予正反器電路來實現的。藉由確保正反器 以及其他延遲構件之間相對的延遲最小不確定性，便可實 現更爲精確的差動輸出信號，以爲高速應用之用。 現在參照圖2，根據本發明其中一種型式之差動正反 器，通常命名爲30，乃是一種”D”型態的，並且實現於一時 序電路60之中，以便藉由一圖樣產生器64，將系統時脈 62以及時序資料信號同步化。正反器的輸出OUT、OUT*連 接到一包含有多數延遲構件68的延遲線路66。每一個延遲 構件皆包含配置用以建立一組延遲的輸入資料電路70'以及 負載電路72。 1290419 進一步地參照圖2，差動D型正反器30包含個別的主 要以及從屬單元32與34。彼此相似地形成其單元，並且以 串接配置來裝設之，致使主要單元的輸出提供從屬單元之 輸入。爲了簡潔扼要，將僅詳細地說明主要單元32。 參照圖2和3，主要單元32包含資料設置電路36，其 電路則包含具有互補資料輸入D以及D*的MOS電晶體Q1 與Q2之差動對。形成資料設置電路相似於差動對之輸入資 料電路，以爲時序電路延遲線路66每一個延遲構件68之 用。這些輸入則是充當正反器的差動資料輸入。 進一步地參照圖2和3，連接到資料電路36的乃是相 匹配的負載電路33,配置之乃是用以匹配每一個延遲構件 68中所使用的負載電路72。如圖3中所示的，相匹配的負 載電路33使用藉由負載路徑的平衡互補對所配置之PMOS 負載電晶體QL1-QL4。每一個路徑具有個別的源極與汲極 端相互連接之負載電晶體（諸如QLI，QL2)。一偏壓電壓 VBIAS2饋給其中一個電晶體（諸如電晶體QL2)之閘極，同 時另一個電晶體（諸如QL1)的閘極則短路到其汲極端。源極 端接到供應電壓VCC。如此的安排提供兩負載路徑一種穩 定並且可預測的延遲。 分接至資料設置汲極端的乃是一對配置用以形成資料 儲存電路38的交叉連接之MOS電晶體Q3以及Q4。資料 儲存電晶體的每一個閘極連接到相對的汲極端，而兩援極 則相互連接。 進一步地參照圖3，資料設置電路36以及資料儲存電 1290419 路38兩者皆相應於具有互補電晶體Q5以及Q6的時脈輸入 電路40。電晶體Q5包含一正時脈輸入CLK以及一接到資 料設置電晶體源極端的汲極端。相似的配置用於電晶體Q6 ，然其具有反相的時脈輸入CLK*。主要單元電路受到電流 源42所偏壓，包含由偏壓電壓VBIAS所驅動的MOS電晶 體Q7。在於此所說明的時序電路之應用中，來自系統時脈 62的時脈信號會提供時脈電路的輸入。 如同以上所提及的，除了可程式特性之外，形成從屬 單元34相似於主要單元32，其更爲詳細地說明於下，藉以 補足固定的偏壓電流。 本發明者已經發現，儘管修改正反器的負載電路用以 匹配延遲構件會提供相對延遲最小化之實質改善，然而仍 能藉由改變從屬單元34中的偏壓電流來微調正反器之延遲 。爲了提供改變流經從屬單元34的偏壓電流之能力，並且 藉以改變與整個正反器30相關的延遲，本發明利用一種包 含唯一可程式電流源電路52之電流源50(圖4)。 現在參照圖4，可程式電流源電路52包含多數並聯裝 設並且配置用以產生二進位電流調整架構之MOS電流驅動 器Q9、Q10以及Q11。每一個電流驅動器具有連接到半導 體開關（SW0、SW1、或者SW2，依照驅動器而定）的閘極端 ，藉以達到導通/截止之操作。爲了簡潔扼要之目的，將僅 詳細地說明此三個開關之其中一個。 半導體開關SW0包含一 NMOS電晶體QSW0N，其具 有連接到PMOS電晶體QSW0P的汲極端與源極端之源極以 11 1290419 及汲極端。NMOS電晶體的閘極相應於一輸入命令信號 BSEL。連結互補的閘極（PM0S電晶體所用的），藉以關閉 NM0S電晶體QSW0X。當命令信號不宣告時，互補的閘極 將成爲高態，藉以驅動關閉的電晶體而將電晶體Q9之閘極 接合至低位準VSS。 較佳的是，驅動器Q9會增加5%給予固定的偏壓電流 ，同時驅動器Q10和Q11則分別會增加10%以及20%。藉 由適當地程式規劃輸入位元，便可得到各種的供應電流位 準。 在操作上，當CLK從邏輯低態成爲邏輯高態位準時， 輸入的資料會通過（亦即時脈激勵地）主要單元32的輸出， 而且之後當CLK回到邏輯低態位準時，便會被閂鎖以及儲 存在資歷儲存裝置38之中；由於已經將之成功地儲存在資 料儲存裝置38之中了，因此在此級上，輸入資料的改變並 不會影響到主要單元的輸出。同時，其資料會閂鎖在主要 單元的資料儲存裝置38之中，同樣也將之傳過從屬單元的 輸出，亦即正反器的輸出，並且傳到延遲線路66上。在 CLK信號之後從低態到高態的轉換上，其輸出資料會閂鎖 並且儲存從屬單元的儲存裝置中，此完成D正反器從輸入 至輸出的資料傳輸。 隨著資料經由正反器30而受到時脈激勵，由於在其 他因數之間，負載電路33、資料設置電路38、以及時脈電 路40，因而會受到延遲。如同以上所說明的，此延遲之一 部分能夠藉由正反器中的負載電路33匹配於、或者追蹤與 12 1290419 每一個延遲構件68相關之延遲，藉以匹配每一個延遲構件 中的負載電路72。然而，藉由適當地以程式規劃從屬單元 之電流源50,所供應的電流便可以源自或者汲取自定電流 源51，以便輕微地更改正反器之延遲。本發明者已經發現 如此的可調整之延遲能充分致使正反器的延遲完全地追蹤 已給定印模上的延遲構件之延遲。 在操作配置上，本發明的差動D正反器包含一種重置 特性，更爲完整地說明於美國專利說明書序號第_號中 ，其標題爲”具有重置的高速完整平衡之差動D正反器”， 於2002年二月28日入檔，指定給予本發明之讓受人，並 且在此特別合倂參考之。 重置能力之包含允許差動D正反器30不僅用於時序 資料對自動測試系統時脈62的同步化而已，同樣也允許其 用來產生格式化的時序波形，以便執行積體電路之測試行 爲。 熟知技術者將會察知本發明所提供的許多利益以及優 點。明顯而重要的是可程式規劃地改變從屬單元中偏壓電 流之能力，藉以修改正反器之延遲，而允許正反器追蹤延 遲線路中的延遲。如此則會將精密的時序中所涵蓋的不精 確性質最小化，而致使時序系統能藉由低成本的CMOS處 理程序來實現之。 儘管已經參照其較佳實施例，特別地顯示以及說明本 發明，然而熟知技術者將會了解到，可以從事型式以及細 節的種種改變，而不違反本發明之精神以及範疇。例如， 13 1290419 儘管說明其主要單元具有一定電流源，然而其同樣也可以 包含如同在此所說明的可程式電流源，以爲較佳之延遲追 蹤能力之用。 【圖式簡單說明】 (一）圖式部分 藉由參照以下更爲詳細的說明以及附圖，將更能了解 本發明，其中： 圖1爲一種用於自動測試設備應用的傳統時序電路之 高階方塊圖； 圖2爲使用根據本發明其中一種型式的差動正反器之 時序電路高階方塊圖； 圖3爲圖1的差動正反器從屬單元之電路闡述；以及 圖4爲圖3的從屬單元中所用的可程式電流源之電路 闡述。 (一）兀件符號說明 10 傳統的D型差動正反器 11 傳統的D型差動正反器之主要單元 13 傳統的D型差動正反器之從屬單元 14 時脈輸入電路 16 資料儲存電路 18 時序產生器電路 19 系統時脈 20 圖樣產生器 14 延遲線路 主要電流源 延遲級 主要電流源 輸入資料電路 延遲構件負載電路 本發明的D差動正反器 本發明的D差動正反器之主要單元 相匹配的負載電路 本發明的D差動正反器之從屬單元 資料設置電路 資料儲存電路 時脈輸入電路 電流源 電流源 可程式電流源電路 時序電路 系統時脈 圖樣產生器 延遲線路 延遲構件 輸入資料電路 負載電路 15

Claims (1)

1290419 拾、申請專利範圍: 1. 一種差動正反器，包含： 一主要單元，包含： 具有第一差動輸入與第一差動輸出的第一 資料設置電路， 連接到第一資料設置電路的輸出之第一資 料儲存電路， 具有互補時脈輸入之差動時脈電路，用以 交替地將資料設置並且儲存在資料設置以及資料儲存電路 中，以及 在主要單元中用以產生固定偏壓電流的第 一電流源；以及 一從屬單元，實質地相似於主要單元形成之， 其從屬單元具有 連接到主要單元第一差動輸出的第二差動 輸入，以及 在從屬單元中用以產生第二偏壓電流的第 二電流源，其第二電流源具有可程式之輸入，以爲改變從 屬單元的偏壓電流之用； 因之，改變從屬單元的偏壓電流會提供支配差 動正反器延遲特徵的控制。 2. 根據申請專利範圍第1項之差動正反器，其中 第二電流源包含多個並聯裝設之二進位電流源 16 1290419 ，藉以提供一種可選擇的偏壓電流。 3. 根據申請專利範圍第1項之差動正反器，其中 經由一種CMOS處理程序來形成其主要單元以 及從屬單元。 4. 一種用於具有多數延遲單元的時序系統之差動 正反器，每一個延遲單元皆具有用以產生相似延遲D的延 遲負載電路，其正反器包含： 一具有固定延遲之主要單元；以及 一具有可程式輸入之從屬單元，藉以改變正反 器輸出之延遲，以便追蹤每一個延遲單元相似的延遲D。 5. 根據申請專利範圍第4項用於時序系統中之差 動正反器，其中的主要單元包含： 具有第一差動輸入與第一差動輸出的第一資料 設置電路， 實質地匹配延遲負載電路之輸入負載電路， 連接到第一資料設置電路的輸出之第一資料儲 存電路， 具有互補時脈輸入之差動時脈電路，用以交替 地將資料設置並且儲存在資料設置以及資料儲存電路中， 以及 在主要單元中用以產生固定偏壓電流的第一電 流源。 6· 根據申請專利範圍第5項用於時序系統中之差 1290419 動正反器，其中的從屬單元形成相似於主要單元，並且進 一步地包含： 連接到主要單元的第一差動輸出之第二差動輸 入，以及 在從屬單元中用以產生第二偏壓電流的第二電 流源，其第二電流源具有可程式之輸入，以爲改變從屬單 元的偏壓電流之用。 7· 根據申請專利範圍第6項用於時序系統中之差 動正反器，其中： 第二電流源包含多數並聯裝設之二進位電流源 ，藉以提供一種可選擇的偏壓電流。 8. 根據申請專利範圍第6項之差動正反器，其中 經由一種CMOS處理程序來形成其主要單元以 及從屬單元。 9· 一種用於自動測試設備之時序電路，其時序電 路包含： 具有多數用以產生時序信號的延遲構件之延遲 線路，每一個延遲構件皆具有延遲負載電路，以便產生相 似的延遲D ; 一用來產生時序資料數値的差動資料源； 一差動系統時脈；以及 一差動D正反器，其差動D正反器包含 一具有固定延遲以及個別的主要資料與主 18 1290419 要時脈輸入之主要單元，其主要資料輸入連接到資料源， 而主要時脈輸入則連接到差動系統時脈，其主要單元具有 一差動輸出；以及 一具有個別的從屬資料與從屬時脈輸入之 從屬單元，其從屬資料輸入連接到主要單元的差動輸出， 而從屬時脈輸入則反相地連接到差動系統時脈，其從屬單 元進一步地包含一從屬差動輸出與一可程式輸入，藉以改 變從屬差動輸出之延遲，以爲追蹤每一個延遲單元相似的 延遲之用。 10. 根據申請專利範圍第9項用於自動測試設備中 之時序電路，其中的主要單元包含： 第一資料設置電路； 實質地匹配延遲負載電路之輸入負載電路； 連接到第一資料設置電路的輸入之第一資料儲 存電路； 具有互補時脈輸入之差動時脈電路，用以交替 地將資料設置並且儲存在資料設置電路以及資料儲存電路 中，以及 在主要單元中用以產生固定偏壓電流的第一電 流源。 11· 根據申請專利範圍第9項用於自動測試設備中 之時序電路，其中的從屬單元形成相似於主要單元，並且 進一步地包含： 連接到主要單元的第一差動輸出之第二差動輸 1290419 入，以及 在從屬單元中用以產生第二偏壓電流的第二電 流源，其第二電流源具有可程式之輸入，以爲改變從屬單 元的偏壓電流之用。 12. 根據申請專利範圍第11項用於自動測試設備中 之時序電路，其中： 第二電流源包含多數並聯裝設之二進位電流源 ，藉以提供一種可選擇的偏壓電流。 13. 根據申請專利範圍第11項用於自動測試設備中 _ 之時序電路，其中： 經由一種CMOS處理程序來形成其主要單元以 及從屬單元。 如次頁 參 20