TWI290321B - Flash storage system with write/erase abort detection mechanism - Google Patents

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1290321 九、發明說明： 【發明所屬之技術領域】 【先前技術】 …本發明-般_於非揮發性記憶體及㈣作，更明確地 况係關於決定已中止寫入及抹除操作。 快閃：憶體EEPR〇M裝置的一般應用係作為用於電子裝 置之大量資料儲存子系統。一般將此類子系統實施為可插 入多個主機系統内之可移記憶卡或主機系統内之非可移嵌 入f儲存器。兩種實施方案中，+系統皆包括-或多個快 閃記憶體裝置，通常還包括一子系統控制器。 快閃記憶體EEPR〇M裝置由電晶體單元之—或多個陣列 組成，各單元可作為一或多個資料位元之非揮發性儲存 、益。因此快閃記憶體不需要功率來保留程式化至其中的資 料。然後一旦得以程式化’必須在可用新資料值重新程式 化，元前抹除該單元。該等單元陣列係分割為群組，以提 供讀取、程式化及抹除功能之有效實施。用於大量儲存器 之典型快閃記憶體架構將大量單元群組配置於可抹除區塊 内’其中一區塊包含一次可抹除的最小數量之單元（抹除 單位）。 -商業形式中’各區塊包含足夠單元，以儲存使用者資 料以及關於該等❹者資料及/或關於所健存之區塊之二 些負擔貧料之-區段。—類別之此記憶體系統中—區段内 所包括之使用者資料的數量為標準512位元組，但亦可具 有其他大小。由於單元之個別區塊的彼此隔離（以便使其 98501.doc 1290321 可個別地加以抹除）佔用積體電路晶片上的空間，另—類 別之快閃記憶體的區塊明顯較大’使得此隔離所需要之空 間更小。但由於同時期望在更小區段内處理使用者資料， 通常將各較大區塊進一步分割為可個別定址之頁面，其係 讀取及程式化使用者資料之基本單位。各頁面通常儲存： 區段之使用者資料，但一頁面可儲存部分區段或多個區 段。本文所使用的「區段」指作為單位傳輸至主機及從主 機傳輸的使用者資料數量。 較大區塊系統内之子系統控制器執行許多功能，包括藉 由記憶體子系統自主機接收之邏輯位址與記憶體單元陣歹: 内之實體位址間的轉換。此㈣^包含邏輯區塊數量 (logical block number ; LBN)及邏輯頁面的中間項之使 用。控制器還透過-係列命令（經由介面匯流排發送至快 閃記憶體裝置）管理低位準快閃記憶體電路操作。控制所 執行之另-功能為保持透過各種方式（例如藉由❹錯誤 校正碼（eiror correction c〇de; ECC))儲存於子系統之資料 的完整性。 、/ 在此一記憶體電路之操作過程中若發生停電之情況，例 如若從主機移除記憶卡或具有積體記憶體之裝置損失功 率，記憶體可卡在寫人或抹除操作中，導致不完全操作。 例如’若正在寫入之一群組的大部分而非全部單元已到達 其目標狀態時，記憶體系統在程式化程序過程中損失功 率’寫入群組可包含大量錯誤。如本技術中所熟知的，一 般將錯誤校正碼(ECC)併入記憶體系統内，以決定並修正 98501.doc 1290321 貝料錯决。完成程式化操作前之停電可導致讀取中斷寫入 群組時寫人群組處於以下三種情況中：⑴可由Ecc修正； ⑺無法由ECC修正；以及（3)可發生Ecc錯誤偵測。第一種 月乂中#决範圍足夠小，此處錯誤校正碼可搶救資料。 第二種情形中，f料將係錯誤的，㈣統會決定此狀況。 弟三種情形中，資料還將係錯誤的，但由Μ⑽^貞 測’系統不知道此狀況。 若（例如）ECC具有修正最高（例如）4位元之錯誤的能力， 但未正確寫人寫人群組内的7位元之資料，可發生此最後 一 f情形、:即ECC錯誤伯測。系統則無法知道未正確寫入 並且視為已修正寫入群組内之任何錯誤來操作， 但資料仍為錯誤資料。若抹除程序過程中發生功率損失， :出現相同情況m兄使得咖寫人及抹除中止制 退不夠完美，並且料知道是否已正確輸人資料非常重要 的關鍵任務情況特別麻須。因此，記憶體“之此方面還 有改進餘地。 【發明内容】 :φ本u提供_種非揮發性記憶體及其損 2法’其在具有最小化系統性能懲罰之非揮發性記億體 h化及抹除過程中的功率損失情況中確保用於寫入及抹 :以制之可靠機制…示範性具體實施财，為確保 月匕在取小性成影響之情況下可靠地丫貞測寫w止故障，引 入新寫入中止僧測機制兮 A、，^ 制°玄肩异法包括區段負擔資訊内之 先瓦區段狀態旗標㈣VI0usS⑽。rst咖pss)及最後區 98501.doc 1290321 段狀悲旗標（Last Sector Status ; LSS)，其中可藉由ECC保 護先前區段狀態旗標（PSS)。 在多區段寫入程序中，即一區塊内之寫入區段〇至x，在 程式化區段0内之資料後，演算法將寫入區段i之pSS以及 區段1内之資料，以指示區段〇已完成程式化並且未發生寫 入中止，在程式化區段1後，演算法將寫入區段2之pSS以 及區段2内之資料，以指示區段丨已完成程式化並且未發生 寫入中止；依此類推，直至程式化最後區段。為指示最後 區丰又已元成程式化而無寫入中止’寫入最後區段之LM。 因此，僅主機程式命令内之最後區段需要兩次程式化操 作’以確保寫入中止债測。 本發明之另一方面中，若該區段為區塊内之最後程式化 區段或區塊之最後實體區段，該機制藉由查看下一實體區 段之PSS及當前區段之LSS確保寫入中止故障偵測。 本發明之另一方面中，可在一成功抹除操作後標記該區 塊之第一區段内的一抹除中止旗標（erase ab〇rt flag ; EAF)。使用該等旗標，系統可在下一次電源開啟之下一初 始化過程中成功地偵測寫入中止或抹除中止。寫入中止偵 測方案對於多狀態記憶體特別有效：（1)由於需要較長程式 化時間，設計硬體來處理多狀態系統變得更困難且昂貴， 以及（2)同樣由於較長程式化時間要求，每個單一區段不會 程式化兩次所獲得之性能遠大於多狀態系統。 本發明之其他方面、特徵與優點包括於以下對範例性具 體實施例之說明中，且應結合附圖進行說明。 98501.doc 1290321 【實施方式】 範例性非揮發性記憶體系統 為提供特定範例，參考圖丨至7，其說明一特定非揮發性 §己憶體系統’在該非揮發性記憶體系統中實施本發明之各 方面。為減少抹除程序中的干擾數量，本發明將未選定館 存疋件的控制閘極保持於與其基礎井結構相同的電壓位 準。.在-示範性具體實施例中，在一井結構上形成 Τ。在-抹除程序過程，將井的選定與未選定儲存元件都 提升至—抹除電虔，同時在井中建立此μ位準。然後 此電麼保持於井及未敎儲存元件上，從而減小任:抹除 相關干擾的機會，而使選定儲存元件可放電，從而產生所 需的抹除條件。此外’完成此舉不必增加電路的任何間距 區域或增加記憶體陣列中新的導線，從而使添加至電路的 額外周邊區域減至最小。 、 本發明已特別地針對NAND型EEPR0M快閃記憶體予以 次明，但下文將進一步論述一般化情況。特定言之，本說 明書使用美國專利第6,522,號以及與nand系統相關^ 其他申請案所述之系統類型，該專利與該等其他申請案在 上文以引用方式併入本文。當以下需要特定的電壓時，可 將抹除電壓Ve_的範圍取為15錢伏特，將低邏輯位準取 作接地，以及將高邏輯位準Vdd的範圍取為15至3伏特，不 過可使用其他的值，視設計而定。 圖1係一快閃記憶體系統之方塊圖。藉由行控制電路2、 列控制電路3、C源極㈣電路4及c _ P井控帝J電路5控制記 98501.doc •10- 1290321 L體單元陣列丨，其包括配置於矩陣内之複數個儲存單位 M行控制電路1與記憶體單元陣列1之位元線（bit line ; BL)連接，以便讀取儲存於記憶體單元内之資料，在程 式紅作過耘中決定記憶體單元（M)之狀態，以及控制位元 次（L)之電位位準，以促進程式化或抑制程式化。列控制 私路3係連接至子元線（w〇rd “Μ ; WL)，以選擇該等字元 Λ ( L)中的子元線，進而施加讀取電壓、施加與位元線 電位位準（由行控制電路2控制）組合之程式電壓、及進而施 力形區域（在圖3中標記為rc-p井」u)之電壓麵合之抹 除電壓’纟中記憶體單元(M)在該等p形區域上形成。。源 極控制電路4控制連接至記憶體單元（M)的共用源極線（在 圖2中仏5己為「c源極」）。c_p井控制電路$控制Μ井的電 、，藉由行控制電路2讀出儲存於記憶體單元（m)内之資料， 並經由I/O線及資料輸入/輸出緩衝器6將其輸出至外部ι/〇 線。經由外部1/〇線將需要儲存於記憶體單元内之程式資 料輸人至資料輸人/輸出緩衝器6 ’並傳輸至行控制電路 98501.doc 1 。外部1/〇線與控制器20連接。將用於控制 1290321 控制器20係與或可與主機系統連接，該主機系統可以係 個人電腦、數位相機或個人數位助理等。該主機分別啟動 ::(例如儲存M料至記憶體陣列i或從記憶體陣列【讀取 資料）並提供或接收此類資料。控制器將此類命令轉換為 可藉由命令電路7解釋及執行的命令信號。控制器通常亦 g用於使用者資料（寫入記憶體陣列或從記憶體陣列讀 取)之緩衝器記憶體。典型記憶體系統包括一個積體電路 晶片2 1 (其包括控制器2 〇)與一或多個積體電路晶片2 2，每 一積體電路晶片22包含一記憶體陣列與相關聯之控制、輸 入/輸出及狀態機電路。當然，目前之趨勢係將系統之記 憶體陣列與控制器電路一起整合在一或多個積體電路晶片 上。可能將記憶體系統嵌入主機系統，作為主機系統的一 部分，或可能在記憶卡中包括記憶體系統，該記憶卡可以 可移除方式插入主機系統之配合插座。該卡可能包括整個 記憶體系統，或包括控制器與記憶體陣列，而可在分離的 卡中提供相關聯之周邊電路。 參考圖2，其中說明記憶體單元陣列i的一示範性結構。 將NAND型快閃記憶體EEPR0M作為範例說明。將記憶體 單元（M)分割為若干區塊，在一特定範例中為1，〇24個。同 時抹除儲存在每一區塊中之資料。因此，區塊係可同時抹 除之單兀數量之最小單位。各區塊中具有，此範例中 N=8,512，其分為左行與右行，如美國專利第6,522,58〇號 所進一步說明。位元線也分成左位元線（BLL)及右位元線 (BLR)。串連連接四個記憶體單元（於每一閘極電極連接至 98501.doc -12- 1290321 字元線（WL0至WL3))以形成一 NAND單元單位。經由一第 一選擇電晶體（S)連接該NAND單元單位的一端子至對應位 元線（BL)，該第一選擇電晶體（S)的閘極電極係耦合至第一 (汲極）選擇閘極線（SGD)，並藉由一第二（源極）選擇電晶體 (S)連接該NAND單元單位之另一端子至c源極，該第二（源 極）選擇電晶體（S)的閘極電極係耦合至第二選擇閘極線 (SGS)。雖然為簡化起見在圖中顯示在每一單元單位中包 括四個漂浮閘極電晶體，然而可以使用其他數目之電晶 體，例如8、16甚至32個。圖2亦包括一連接，即C-p井， 用於供應井電壓。 在每一區塊中，此範例中，將8,5 12行分為偶數行及奇 數行。位元線也分成偶數位元線（BLe)及奇數位元線 (BLo)。串連連接四個記憶體單元（於每一閘極電極連接至 字元線（WL0至WL3))以形成一 NAND單元單位。藉由一第 一選擇電晶體（S)連接該NAND單元單位的一端子至對應位 元線（BL)，該第一選擇電晶體（S)的閘極電極係耦合至第一 選擇閘極線（SGD)，並藉由一第二選擇電晶體（S)連接該 NAND單元單位之另一端子至c源極，該第二選擇電晶體 (S)的閘極電極係耦合至第二選擇閘極線（SGS)。雖然為簡 化起見在圖中顯示在每一單元單位中包括四個漂浮閘極電 晶體，然而可以使用更多數目之電晶體，例如8、16甚至 32個。 在一組替代性具體實施例中，如2002年2月27曰申請並 以引用方式併入本文的美國專利申請案序號10/086495中 98501.doc -13- 1290321 所述，可將該陣列分為左部與右部，而非奇偶配置。左側 及右侧可另外具有獨立井結構，而降列之右側及左側各形 成於此分離井結構上，使得電壓位準可藉由圖b_p井控 制電路5加以獨立設定。另-變更中，此亦可提供小於區 塊王。p刀副的子區塊之抹除。在申請案第⑺舰州$號中 亦說明與本發明相符的進一步變更。 在示範性具體實施例中，頁面大小為512位元組，其係 小於相同字元線上的單元數目。㈣面大小係基於使用者 :扁好與習f貫。使字元線大小可對應於多個頁面之單元可節 2 X解碼為（列控制電路3)空間，因為不同頁面的資料可共 子解馬☆在本|&例中，在讀取使用者資料與程式化操作 過程，同時選擇N=4,256個單元（M)。所冑定之單元（⑷且 有同一字元線（乳），例如WL2，並具有同一種類之位元線 (fL)。所以，可同時讀取或程式化532位元組的資料。同 牯加Μ讀取或程式化之該532B資料邏輯上形成一「頁 」_所以 區塊可儲存至少八頁面。每一記憶體單元 W儲存兩位元之資料時1多級單元之情況，-個區塊 在母早兀儲存兩位元之情況下儲存16頁面。在本具體實施 ^中二每一記憶體單元之儲存元件（在本情況下係每一記 隐體單凡之漂浮閘極）儲存兩位元之使用者資料。 圖3顯不圖2中示意性顯示之NAND型單元單位在位元線 (BL)方向之斷面圖。在一 p型半導體基板9的一表面上，形 、P3L區域C-P井11，並藉由一 n型區域1〇封閉左與右c_p 之母一個，以使該^1)井與該p型基板電絕緣。η型區域 98501.doc -14- 1290321 ι〇經由第一接觸孔…⑽以以hole; CB)&n型擴散層12與由 第一金屬M0構成之c-p井線連接。p型區域(^1)井11亦經由 第一接觸孔（CB)及p型擴散層13與(>1)井線連接。c_p井線與 C_P井控制電路5連接（圖1)。 該示範性具體實施例使用快閃記憶體EEPr〇m儲存單 位，其中各記憶體單元具有一漂浮閘極（FG)，其儲存對應 於儲存於單元内之資料的許多電荷，字元線（WL)形成問極 電極，汲極及源極電極由P型擴散層12構成。經由穿隧氧 化物膜（14)將漂浮閘極（FG)形成於c-p井表面上。藉由絕緣 體膜（15)在漂浮閘極（fg)上堆疊字元線（WL)。藉由第二選 擇電晶體（S)與第一接觸孔（CB)連接源極電極至共用源極 線（c-源極），該共用源極線係由第一金屬（M〇)構成。連接 共用源極線至c-源極控制電路（4)。經由第一選擇電晶體 (s)、第一接觸孔（CB)、及第一金屬（M〇)與第二接觸孔（νι) 之間之中間導線連接汲極電極至由第二金屬（Μι)形成之位 元線（BL)。連接位元線至行控制電路（2)。 圖4與5分別顯示記憶體單元（圖3之斷面‘4)與選擇電晶 體（圖3之斷面5-5)沿字元線（WL2)方向之斷面圖。每行係 藉由形成於該基板中的溝渠與相鄰的行隔離，並以隔離材 料予以填充’此稱為淺溝渠隔離（shall〇w trench isolation ; STI)。藉由STI與絕緣體膜} 5及字元線（wl)使漂 浮閘極（FG)彼此隔離。因為選擇電晶體⑻之閘極電極（sg) 係在與漂浮閘極（FG)及字元線（WL)相同的形成程序步驟中 $成’故其顯不一堆豐的閘極結構。此等兩個選擇問極線 98501.doc -15 - 1290321 (SG)在線端部處分流。 -在-似範例中，每-記憶體單元之漂浮間極儲存兩位 70即每一圮憶體單70之漂浮閘極具有該等狀能「丨丨」. 「l〇」、「（H」、「G()」中的-狀態，上文以引用方；併入二 吳國專利第6,522,58()號說明各種施加來操作記憶體單元陣 列1之電壓。此處針對選擇字元線「WL2」與位元線 「BL:」用於抹除、讀取或程式化之情況，簡要地說明此 點。藉由升高c-p井至Verase等於15至2〇 v之抹除電壓，並 將選定區塊之字元線（WL)接地，可抹除選定區塊之資料。 由於將未選定區塊之全部字元線（WL)、位元線（bl)、選擇 線（SG)與C源極置為漂浮狀態，其也升高至接近v^ase，此 係由於與C-P井之電容性耦合。因此，強電場僅施加於選 定記憶體單元（M)之穿隧氧化物膜14(圖4及5)，將選定記 憶體單兀之資料作為穿過穿隧氧化物膜14之穿隧電流加以 抹除。此範例中，抹除之單元為四個可能程式化狀態之 一，即「11」。 可使用電荷幫浦（圖1中未顯示）從較低供應值產生抹除 與程式化值中所用的高電壓值。此等較高的電壓值可產生 於記憶晶片22本身，或從記憶體系統中的另一晶片供應。 美國專利第6,282,130號中更全面地論述高電壓源之使用與 定位，該案以引用方式併入本文並且在該案中引述額外的 參考内容。 圖6示意性說明此一先前技術配置。將三個代表性字元 線WLA、WLB與WLC連接至一線1〇7，該線1〇7分別透過電 98501.doc -16- 1290321 晶體101、103與105供應各種電麼位準。電晶體101、103 與1〇5以及、線107將作為⑸之列控制電路3之部&。圖 c-p井控制電路5提供用於井結構的電麼。字 著在井結構U上繼續至圖2所示之記憶體W不同區塊之各 字兀線的任一字元線上。抹除程序中，若字元科對應 於選定字元線及未選定之WLa與w“，將”井内之電麗升 至（例如m伏特之抹除電麼，並將線1〇7設定為接地。將電 晶體H)5的閘極設定為高位準Vdd，將字元線机。取為： 地’同時藉由將電晶體1〇1與1〇3的間極設定為接地而關閉 電晶體101與103，使WLA與WLb漂浮。此可得到如上所述 之抹除條件’纟中藉由來自井的電容絲合對未選定的抹 除閘極充電(例如，在上文所併入的美國專利第5,546,341 號中所述）’並將選定的抹除閘極強制為接地。美國專利 申請案第09/956,201號說明瞭抹除程序的其他方面該案 申請於2001年9月17曰，並以引用方式併入本文中。特定 言之，美國專利申請案第09/956,2〇1號說明可使未選定字 几線漂浮的程序，此係可併入本發明各方面之替代性具體 實施例的程序。 為了在程式化操作過程在漂浮閘極（FG)中儲存電子，連 接遥疋子元線WL2至程式脈衝Vpgm，並將選定之位元線 BLe接地。另一方面，為了抑制在不進行程式化之記憶體 單元（M)上之程式化，連接對應位元線BLe與未選定之位元 線BLo至電源供應之Vdd，例如3 V。連接未選定之字元線 WLO、WL1與WL3至10 V，連接第一選擇閘極（S(JD)至 98501.doc -17· 1290321 vdd，並將第二選擇閘極(SGS)接地。因此，將正在程式化 之記憶體單元（M)之通道電位設定為〇 v。由於與字元線 (WL)之電容性耦合，將程式抑制中之通道電位升高，因而 程式抑制中之通道電位升至大約6 v。如以上所Z明，在 f式化過程僅向記憶體單元（M)之㈣氧化臈㈣加強電 場’且穿随電流以與抹除時之方向相反之方向流過穿随氧 化膜14，然後邏輯狀態從「u」變為「ι〇」、「〇ι」或 「00」三個狀態中的一狀態。 為了在程式化操作過程在漂浮閘極（FG)中儲存電子，連 接選定字元線WL2至程式脈衝Vpgm，並將 =接地。另一方面…抑制在不進行程式化之記憶: 早π(Μ)上之程式化，連接對應之位元線Bu與未選定之位 兀線BLo至電源供應之Vdd，例如3 v。連接未選定之字元 線WL〇、WL1與WL3至1〇 v，連接第一選擇閘極（sg⑺至 Vdd，亚將第二選擇閘極（SGS)接地。因此，將正在程式化 之記憶體單元（M)之通道電位設定為〇 v。由於與字元線 (WL)之電容性耦合，將程式抑制中之通道電位升高，因而 程式抑制中之通道電位升至大約6 v。如以上所說明，在 程式化過程僅向記憶體單元（M)之穿隧氧化膜14施加強電 場，且穿隧電流以與抹除時之方向相反之方向流過穿隧氧 化膜14，然後邏輯狀態從「u」變為「1〇」、「〇ι」或 「〇〇」三個狀態中的一狀態。 在讀取與驗證操作期間，選擇閘極（SGD與SGS)與未選 定之字元線（WL0、WL1&WL3)升高至讀取通過電壓（4.5 98501.doc -18- 1290321 v)，以使該等選擇閘極與未選定之字元線成為通閘。連接 所廷疋之字το線（WL2)至一針對每一讀取與驗證操作指定 的電壓位準，以便決定所關心之記憶體單元之臨界電壓是 否達到該位準。例如，在READ 1〇操作t，將所選定之字 7G線WL2接地，所以要偵測臨界電壓是否高於〇 v。在該 項取之情況下，可以說讀取位準係〇 v。在VERIFγ 〇 1操作 中，連接所選定之字元線WL2至2·4 ν，則更驗證臨界電遷 是否達到2.4 V。在該驗證之情況下，可以說驗證位準係 2·4 V。同樣，對於所說明的所有程序，所述的電壓位準 僅係範例性值。 預充電所選定之位元線（BLe)至高位準，例如ο·? v。如 果臨界私壓咼於讀取或驗證位準，由於係非揮發性記憶體 單兀（M) ’所關心之位元線（BLe)之電位位準保持該高位 準。另一方面，如果臨界電壓低於讀取或驗證位準，由於 係導通記憶體單元（M)，所關心之位元線（BLe)之電位位準 減少至一低位準，例如，小於〇·5 V。下面說明讀取與驗 證操作之其他詳細内容。 寫入/抹除中止偵測機制範例 本發明之主要方面係在具有最小化系統性能懲罰之非揮 發性記憶體程式化及抹除過程中的功率損失事件中確保 於寫入及抹除中止偵測之可靠機制的技術。當使用特定具 體貫施例作為參考時，本發明將主要就具有前述段落所^兒 明之NAND架構的快閃型記憶體予以說明，儘管該等概a 之延伸通常會如以下所詳述。 98501.doc -19- 1290321 一種已知的防止寫入中止 之方法為新增額外硬體，以保 持記憶體Vdd，直至完成 风。己L、體知作，例如美國專利第 5,41 8,7 5 2號所祝明，其以接另 八Μ徒及方式併入本文中。一項變更 中’可使用具有更快寫入時間之替代形式的非揮發性記憶 體，以健存在功率損失情況中會丢失的資料。此方法存在 缺點’因為其較昂貴並且無法始終容易地得以實施。寫入 中止鑛另-方法為在實際程式化操作前以及實際程式 化發生後指示保留區域内期望程式化區段之位址，以便再 次更新保留區域’從而確認程式化操作之完成。包括資料 的實際程絲’此^法關於使用者所執行的每個單一區段 寫入將需要三個程式化操作。另—方法為在程式化區段後 寫入預定義寫入中止標頭。此方法關於每一區段寫入需要 兩個程式化操作。至於抹除，可在抹除前將需要抹除之區 塊或區段之位址寫入保留區域，並在完成抹除操作後再次 將位址寫入保留區域。本發明之主要方面改進了該等技 術。 更明確地δ兒’為確保能在最小性能影響之情況下可靠地 债測寫入中止故障，引入新寫入中止偵測機制。在其示範 性具體實施例中，演算法將先前區段狀態旗標（pss)及最 後£ #又狀恶旗標（LSS)引入區段負擔資訊。假定系統正在 寫入一區塊内之區段〇至X，演算法將寫入區段1之p S S與區 #又1内之資料’以指示區段〇已完成程式化，並且未發生寫 入中止。此使得ECC可保護PSS旗標，ECC為用於包括負 擔之整個區段的ECC或具有此特徵之具體實施例中的負擔 98501.doc -20 - 1290321 ECC。同樣’當寫入區段2時，將寫入其pSS以指示區段工 已完成程式化而無寫入中止，依此類推，直至到達寫入命 令之最後區段。當到達最後區段時，即區段χ，其同樣具 有對應於在輸入區段&資料的同時輸入之區段（χ-1)的pss旗 標，然而由於區段x作為寫入之最後區段，不再有設定對 應於區段χ之PSS旗標的下一區段。為解決此問題，使用 LSS旗標。區段之Lss旗標對應於區段本身，並指示包含 LSS旗標之區段已完成程式化而無寫入中止。 在程式化區段χ後，演算法可程式化區段\之1^§。此意 味著僅主機程式命令内之最後區段需要兩次程式化操作， 以確保寫入中止偵測。PSS方案應用於主機原子寫入命令 内的全部區段或控制器所快取的一組命令。LSS方案應用 於主機原子寫入命令内的最後區段以及（若不允許序列外 頁面程式化）區塊之最後實體頁面。記憶體系統可決定需 要從主機命令程式化的區段數量，以及藉由使用主機快取 來管理具有PSS及LSS之寫人操作，從而最小化系統性能 影響。❹，控制器可將多個主機原子寫人分組成記憶體 操作之-序列，從而將寫人LSS之負擔分攤在大量區段 上，藉此減小性能影響。若該區段為區塊内之最後程式2 區段或區塊之最後實體區段，該等機制藉由查看下一實體 區段之PSS及當前區段之LSS確保寫入中止故障偵測。只 對於抹除，可在一成功抹除操作後標記一抹除中止旗標 (EAF)。可將EAF旗標置於預指定位置内，例％區塊之； -區段。應注意對於PSS旗標及EAF旗標兩者(當區塊包含 98501.doc -21 - 1290321 夕個區段時）’ 一區段内之成功操作的指示正得以保持在 另 Q #又内。使用該寻旗標，系統可在下一次電源開啟之 下一初始化過程中成功地偵測寫入中止或抹除中止。該等 中止偵測方案對於多狀態（MLC)記憶體特別有效，因為由 於需要較長程式化及抹除時間，設計硬體來處理％£(：：變得 更困難且昂貴，並且同樣由於通常較長之程式化時間要 求，每個單一區段不會程式化兩次所獲得之性能遠大於 MLC。 不範性具體實施例在區段位準基礎上使用pss及LSS旗 標。由於區段為主機所處理之最小資料單位，此通常較為 方便。更一般而言，可針對資料數量之每次成功寫入設定 PSS及LSS旗標，通常係根據某實體資料單位或結構。例 女田資料寫入單位為多區段資料頁面時，可將資料頁面 之成功程式化記錄至與下一頁面同時加以程式化的pss旗 f内^而接著針對最後頁面之成功寫入設定LSS旗標。儘 & : fe性具體貫施例之本說明係根據區段_旗標名稱包括 「區段」-，該等具體實施例全部可延伸至更一般情況 中。同樣’儘管用於示範性具體實施例之EAF旗標依據區 鬼位準加以使用’由於其係抹除單位，更一般而言其亦可 依據不同規模加以使用，例如用於元區塊之單一抹除旗 圖6 A至C不意性顯示一 #1 Q ^

一 對不乾性具體實施例，圖6A及6C 顯示區段結構，圖犯說 各£域。圖6A代表來自記憶體 陣列1之數子η之區塊，從p換· 心£塊1 601至區塊i+n 603。各區 98501.doc -22- 1290321 各由圖式内之一列代 塊内顯示大量區段，例如63 1及633 表。圖6B說明各區域。 圖6B内注釋一般區段之各部分。其由館存使用者資料之 資料部分6U以及標頭或負擔部分623組成，標頭或負擔部 分623包含關於區段之各種資料，例如對應錯誤校正°碼 (聊）615及本技術中所熟知的其他種類之負擔（其:= 613)。ECC可用於資料及負擔兩者，或者兩者可具有分離 ECC。儘管出於說明目I該等圖式中所顯示的各區域係 分離的，實務中其可混合至實際儲存元件内。此外，亦存 在分離儲存負擔之具體實施例，其中實體區段僅包^資 料，其他貫體位置專用於負擔。新特徵為負擔内之旗枳 PSS 617、LSS 619及 EAF 621 之内含項。 、 返回圖6A，各區段具有PSS旗標617(其可設定為指示已 成功寫入先前區段）及LSS旗標619(其可設定為指示已正確 寫入該區段本身）兩者。如下所述，該等旗標之各個可由 夕個位元組成。由於寫入區段前已知p S S旗標之狀熊，其 與資料及負擔内容同時得以寫入，並且可由Ecc加以保 護。由於隨後根據已成功寫入之區段的剩餘部分寫入LSS 旗標，其不受ECC所保護，ECC先前已得以寫入。 由於區塊内容全部被抹除，示範性具體實施例針對各區 塊僅可使用單一抹除中止旗標，EAF 621。本發明採用將 EAF旗標（仍可由多個位元組成）置於區塊第一區段（例如區 塊Block i 601内之區段631)内之傳統技術。成功完成抹除 程序後，設定EAF。因此，示範性具體實施例中，應一直 98501.doc •23- 1290321 設定EAF旗標。不加設定的唯一時間為發生抹除中止時， 此處設定EAF旗標之操作不會在抹除操作後發生。由於在 將資料寫入區塊前已設定EAF旗標，其不會受ECC所保 護。（若需要ECC保護EAF旗標，需要抹除EAF旗標，然後 與資料一起重新寫入，此導致額外程式化負擔。）儘管較 佳具體實施例包括用於抹除中止偵測之EAF旗標以及用於 寫入中止偵測之PSS/LSS旗標，應注意本發明具有獨立方 面，並且可獨立地併入記憶體裝置内。 圖6A顯示始於區塊i 601之區段〇 631並到達區塊i+I1 603 之區段639的寫入程序成功結束後，狀態區段旗標pSS 617 及LSS 619之處置。該等區段之各個的資料部分61丨將包含 驗證資料’因為其全部已得以成功寫入。負擔部分中，僅 顯示旗標PSS 617、LSS 619及EAF 621之狀態，其中X指示 一設定旗標，開放正方形指示未設定旗標。圖式未顯示負 擔其他部分（613及615)之内容。資料部分611可儲存主機所 供應之使用者資料或系統資料，資料範例在國際專利文獻 WO 03/027828 A1内予以說明，其以提及方式併入本文 中〇 將EAF旗標621設定在區塊内，因為區塊先前已成功得 以抹除’而未發生抹除中止。第一寫入區段63 1將不設定 其？33旗標617及其1^3旗標619。下一區段633將設定1^3 旗標617，其指示前一區段631已成功得以寫入。同樣，各 隨後區段，直至並包括寫入之最後區段639，將設定其PSS 旗標。最後寫入區段將額外地設定其LSS旗標619，並且成 98501.doc -24- 1290321 為唯《又疋此旗標的自動寫入程序之區段。(若僅寫入單 區段則會發生一區段設定其LSS旗標但不設定其pss 旗標之情況。） 囷-系示範）生寫入紅序之流程圖。此始於步驟1，其中 寫入命令用於寫入資料之多個邏輯區段。接著將第一邏輯 區段寫入對應實體區段⑽）。驗證資料得以正確輸入後 (705)私序繼續至下一區段。當將資料内容寫入下一區段 時Ο,亦將PSS旗標設定至其負擔區域β，以指示先前 區段得以正確程式化。於步驟驗證寫入。若此並非最 後區段（7U「否」），寫入程序繼續至下一區段，並重複步 驟術及，對前一迴路内之步驟7〇9作出回應，於步驟 7〇7中再次設定PSS旗標…旦寫人並確認最後區段⑺上 「是」），由於無設定PSS旗標之下—區段，在最後區段内 5又疋LSS旗標。在區塊内宫人 你匕鬼円冩入&段之順序以及在原子寫入 程序中寫入區塊之順序可為固定的或可變的，例如根據美 國專利文獻第US 2GG3/GG65899號内之指標結構，盆以提 及方式併人本文中。⑶順序不固定，需要保持順序以便 決定哪個區段為對應於PSS旗標之前—區段。由於具有 NAND架構之記憶體使用順序區段寫人，結果為圖7之:案 内所使用的區段順序寫入。） 木 返回圖6A及6B ’為決定寫入程序是否成功，僅需要产 查PSS617及LSS619旗標。該等旗標可用作成功寫入區: 之保證。若設定一區段之LSS旗標，該區段及寫入程序之 全部先前區段已成功得以程式化。例如，若在寫入程序過 98501.doc -25- 1290321 程中存在功率損失，可掃描旗標：若設定LSS旗標619，則 元成f王式化，右未设定LSS旗標619，藉由往後處理pss旗 標617,第一設定PSS旗標將指示損失功率前已成功寫入該 寫入程序内之全部區段。同樣，檢查EAF旗標621可決定 已成功完成抹除程序，而不必檢查整個區塊之資料内容。 其亦使系統可區分一區塊，該區塊包含恰好全部為零（亦 可由PSS及LSS旗標決定）之全部有效資料，以及實際抹除 之一區塊。 圖6C為圖6B之具體貫施例的變更，其在許多應用中可 較佳。此具體實施例中，當寫入完整區塊時，即使寫入繼 續至其他區塊内的更多區段時，亦針對區塊内最後區段之 寫入設定LSS旗標。因此，圖6C内設定區段635之LSS旗 標。由於將區段635之成功寫入記錄至區段635本身内，不 必在下一寫入區段内設定PSS旗標，該區段將為另一區塊 内之第一區段。因此，即使成功寫入前一區段（此由前一 區塊之农後區段的LSS旗標指示），區段637不設定其pss旗 標。由於各區塊内之第一區段因此而不必設定其pss旗 標，可針對該等區段消除此旗標，如圖6C内之區段63 1及 637所示。至於區段〇内的該等位元，其可用於EAF旗標。 因此，儘管圖6C内顯示的EAF旗標621不同，在其他區段 内將用於PSS之區域可用於區段〇内之EAF。 圖6C内之配置的優點為可僅藉由查看區塊内最後區段之 LSS旗標檢查區塊内全部區段之狀態。同時其優點為具有 區塊内全部區段具有相同數量之資料位元，因為不需要區 98501.doc -26- !29〇321 段〇具有EAF及PSS旗標兩者。 在圖6C之配置中，圖7之流程圖將稍微改變，即步騾 中，右當前區段為區塊之第一區段，則不設定pss旗標。 對於區塊之最後區段，需要在步騾7〇9與711間設定lss。 考慮到旗標之結構，可係單一位元旗標或多位元旗標。 此係設計選擇及旗標強固性與所用空間數量的權衡。同時 應考慮，由於旗標内位元數量增加，旗標本身内不良位^ 或寫入錯誤之概率也會增加，由於旗標目的為決定資料= 入疋否成功，若旗標本身面臨增加的錯誤危險，此會影響 生產效率。示範性具體實施例使用數位元之旗標，各大致 匹配所使用之ECC。此外，對於增加的強固性，可按二進 制模式儲存旗標，甚至在多狀態記憶體内。由於在與實際 資料相同的MLC程式操作過程設定pss旗標，使用二進S 旗標可使程式化演算法變得稍微複雜，並且在大多數應用 中不合需要’因為可使用多位元旗標。在上述示範性^體 貫施例中，採用較高頁面/較低頁面，較佳的係亦採用對 應於較高頁面旗標及較低頁面旗標之多位準方式儲存旗 標，以便減小操作複雜性。 如上所述，本發明不僅適用於示範性具體實施例之 NAND型快閃記憶體，亦適用於其他架構及記憶體技術。 特定言之，其他EEPROM或電荷儲存單元可受益，例如具 有井抹除的NOR型快閃記憶體。本發明可簡單地延伸至儲 存元件並非漂浮閘極電晶體的情形，例如標題為「採用介 電儲存元件之多狀態非揮發性積體電路記憶體系統」的美 98501.doc -27- 1290321 國專利申請案中所述種類的介電儲存元件，該案係由 Eliyahou Harari、George Samachisa、Jack H. Yuan 與 Daniel C. Guterman於2002年10月25日申請並且以提及方 式併入本文中。儘管迄今說明集中於採用電荷儲存裝置之 具體實施例，例如漂浮閘極EEPROM或FLASH單元，本發 明可應用於其他具體實施例，例如亦可使用NROM及 MNOS單元，如Eitan的美國專利第5,768，192號及Sato等人 的美國專利第4,630,086號所分別說明，或者磁性RAM及 FRAM單元，如Gallagher等人的美國專利第5,991，193號及 Shimizu等人的美國專利第5,892,706號所分別說明，其全 部以提及方式併入本文中。 雖然結合特定具體實施例說明本發明之各方面，但應瞭 解，係在所附申請專利範圍之完整範圍内保護本發明。 【圖式簡單說明】 圖1係說明要實施之本發明各方面之非揮發性記憶體系 統的方塊圖； 圖2說明圖1之記憶體陣列係NAND型時之現有電路與組 織； 圖3顯示形成於半導體基板上之NAND型記憶體陣列沿一 行之斷面圖； 圖4係圖3之記憶體陣列沿其斷面4-4所取的斷面圖； 圖5係圖3之記憶體陣列沿其斷面5-5所取的斷面圖； 圖6 A至C示意性顯示依據示範性具體實施例之區塊結 構；以及 98501.doc -28- 1290321 圖7係示範性寫入程序之流程圖 【主要元件符號說明】 1 記憶體單元陣列 2 行控制電路 3 列控制電路 4 c源極控制電路 5 c-p井控制電路 6 資料輸入/輸出緩 7 命令電路 8 狀態機 9 P型半導體基板 10 η型區域 11 c-p井 12 η型擴散層 13 ρ型擴散層 14 穿隧氧化物膜 15 絕緣體膜 20 控制器 21 積體電路晶片 22 積體電路晶片 101 電晶體 103 電晶體 105 電晶體 107 線 98501.doc -29· 區塊i 區塊i+n 資料部分 其他資料 錯誤校正碼 PSS旗標 LSS旗標 EAF旗標 標頭 區段 區段 區段 區段 區段 -30-

Claims (1)

1. 12·903®ΐ4ΐ i83號專初申請·案 中文申請專利範圍替換本⑼年^} 十、申請專利範圍：

   一種非揮發性記憶體，其 一該等資料儲存區域包含 包括複數個資料儲存區域，每 一使用者資料部分 一負擔資料部分， 部分包含一第一旗標 已正確寫入。 :以及 其中各資料儲存區域之該負擔資料 ，其指示另一個該等資料儲存區域 2·如請求項1之非揮發# “己隱體，丨中該等資料儲存區域 之各個的該負擔資料邱八、仓 止^人 A 、於貝抖口[W刀進一步包含一第二旗標， 於指示正確寫入該資料儲存區域本身。 八 3.如請求項!之非揮發性記憶體，其中該等資料儲存區域 之各個對應於資料之一區段。 4.如請求項！之非揮發性記憶體，其中將該等資料儲存區 域組織成複數個抹除單位，以及其中在該等抹除單位之 各個中的-預定資料儲存單位之該負擔資料部分進一步 包含—第三旗標’其用於指示該歡資料儲存單位所屬 之該抹除單位已完成一抹除操作。 5·如請求項1之非揮發性記憶體，其中將該等資料儲存區 域組織成複數個抹除單位，以及其中該等區塊之各個進 一步包含一額外資料儲存區域，其負擔資料部分具有該 第二旗標且不具有該第一旗標。 6·如請求項5之非揮發性記憶體，其中不具有該第一旗標 之該等資料儲存區域之各個的該負擔資料部分包含一第 二旗私，其用於指示不具有該第一旗標之該資料儲存區 98501-960111.doc 1290321 域所屬的該抹除單位已完成一抹除操作。 .如請f·項6之非揮發性記憶體，其中依據-預定序列寫 入该荨資料儲存區域 1 + r匕4具宁δ亥專資料儲存區域之該另一 料該序_之該前—資料儲存區域，以及其中不具有 义第旗心之该等貧料儲存區域為其所屬之該等個别區 塊内之該序列中的該等第一資料儲存區域。 8.如請求们之非揮發性記憶體，其中該等第一旗標各由 多個位元組成。 9·如請求項1之非揮發性記憶體，其中依據—預定序 入該等資㈣存區域’以及其中該等資料㈣區域之該 另一個為該序列内之該前一資料儲存區域。 1〇·，請求項1之非揮發性記憶體，其中該等第一旗標及該 等使用者資料部分之續内& 士 ^ 1丨刀之〇亥内谷由錯誤校正碼（ECC)加以保 護。 ’、 11.種非揮發性記憶體，其包括複數個抹除單位，每一該 等抹除單位具有複數個資㈣存區域，每—該等 : 存區域包含： = 一使用者資料部分；以及 一負擔資料部分， 其中在該等抹除單位之各個中的一預定資料儲存單位 之該負擔資料部分進-步包含一旗標，其用於指示該預 定資料儲存單位所屬之該抹除單位已完成—抹除操作。 12.如請求項Η之非揮發性記憶體，其中該旗標由多個位元 組成。 98501-960111.doc 1290321 13· —種記憶體，其包含： 一非揮發性記憶體，其包含複數個資料倚存區域 以及 w 3 一控制器，其用於對該記憶體之該資料讀取及寫入， 其中在資料進入兩個或更多該等資料儲存區域之一順序 寫入程序過程，對於該第一資料儲存區域後的各資料儲 存區域，將該前一資料儲存區域之該寫入的一指示寫入 該當前資料儲存區域，作為其寫入程序之部分。 14.如請求項13之記憶體，其中在該順序寫入程序過程，對 ;b项序私序内之S亥專資料儲存區域的該隨後資料儲存 區域’將該等資料儲存區域之該最後資料儲存區域的該 寫入之一指示寫入該等資料儲存區域之該最後資料儲^ 區域。 、咕廿 15.如請求項14之記憶體，其中該等f料儲存區域之各個包 括一資料部分及-負擔部分，以及其中將該等指示寫入 該負擔部分。 … 16. 一種非揮發性記憶體之操作方法，其包含 將包括使用者資料之第一 存區域内； 内容程式化至一第一資料儲 驗證該第一 内； 内谷係正確程式化至該第_資料儲存區域 隨後將包括使用者 料儲存區域内；以及 貝料之第二内容程式化至一

   將正確程式化該第一資 與第二内容之該程式化同時 98501-960lH.doc 1290321 料儲存區域之一指示寫入該第二資料儲存區域。 17·如凊求項16之方法，其進一步包含： 在第二内容之該程式化後，驗證該第二内容係正確程 式化至該第二資料儲存區域内； 隨後將正確程式化該第二資料儲存區域之一指示寫 該第二資料儲存區域。 18·如請求項16之方法，其中以一預定順序寫入該等資料儲 存區域。 19.如請求項18之方法，其中將資料儲存區域分組為抹除單 位，該方法進一步包含： 在第二内容之該程式化後，驗證該第二内容係正確程 式化至該第二資料儲存區域内； S該第*一 >料儲存區域係以該預定順序寫入該第一資 料儲存區域所屬之該抹除單位的該等資料儲存區域之該 最後資料儲存區域時，隨後將該第二資料儲存區域正確 地程式化的一指示寫入該第二資料儲存區域。 20·如請求項16之方法，其中該第二内容及該第一資料鍺存 區域正確地程式化的該指示由錯誤校正碼（ECC)加以保 護。 21 · —種決定是否已正確地程式化複數個依順序寫入區段之 方法，其包含： 根據該隨後區段之該内容決定該序列内除該初始區段 外的每一區段是否已正確地程式化； 根據該隨後區段之内容尋找未指示已正確地程式化的 98501-960111.doc 1290321 一第一區段；以及 根據該第一區段本身之該内容，決定該第一區段是否 已正確地程式化。 22·如請求項21之方法，其中該隨後區段之該内容包括一旗 標’其指示該前一區段係正確地程式化。 23·如請求項22之方法，其中指示該前一區段正確地程式化 的δ亥旗標係由多個位元組成。 24·如請求項22之方法，其中指示該前一區段正確地程式化 的該旗標係由錯誤校正碼（ECC)加以保護。 25·如睛求項21之方法，其中該第一區段本身之該内容包括 一旗標，其指示該第一區段正確得以程式化。 26·如請求項25之方法，其中指示該第一區段正確地程式化 的该旗標係由多個位元組成。 27· —種操作非揮發性記憶體之方法，其包含： 抹除該非揮發性記憶體之一區塊的該資料内容，其中 該區塊包含複數個區段，該等區段各具有一資料部分及 一負擔部分； 驗證該區塊成功得以抹除；以及 將一代表該區塊成功地被抹除之指示寫入該等區段之 一指定區段的該負擔部分。 28. 如請求項27之方法，其中該指示包含一旗標。 29. 如請求項28之方法，其中該旗標由多個位元組成。 3〇· —種操作非揮發性記憶體之方法，其具有複數個區段， 且每一該等區段皆具有一資料部分及一負擔部分，該方 98501-960111.doc 1290321 . 法包含： 改變至少〆第一區段之該資料内容； 心谈驗證該改變至少一第一區段之資料内容已成功完 成；以及 紋後將該改變至少一第一區段之資料内容已成功完成 、才曰示；己錄至一弟一區段之該負擔部分内。 月求項30之方法，其中該改變該資料内容為一程式化 操作。 32.如請求項3。之方法，其中該等第—及第二區段屬於該相 同區塊，該改變該資料内容為一抹除操作。 98501-960111.doc