TWI284388B - CMOS image sensor with substrate noise barrier - Google Patents

Description

1284388 玖、發明說明： 【發明所屬之技術領域】 本發明之具體實施例係關於一種半導體裝置，且更明 確而言係關於一種固態圖像感應器。 【先前技術】 圖像感應器可用於各種應用中，諸如數位靜態照相 機、PC照相機、數位照攝錄影機及個人通信系統（PCS)， 以及類比與數位電視與視訊系統、視頻遊戲機、保全照相 機及用於醫學處理之微型照相機。隨著通信與電腦系統之 發展，對圖像感應器之要求將日漸增加。 一圖像感應器胞通常具有能將光（如，可見光、紅外線 與紫外線）轉換成電氣信號的光二極體。當光子被吸收時， 電子-電洞對會經由光電轉換而產生。當一光二極體被反向 偏壓時，一空乏區會形成在該光二極體中。在空乏區中之 電場將該從光電轉換產生之電子-電洞對分離。 可直接量測從光電轉換產生之電流，以決定光之強 度。然而，從直接量測來自光電轉換之電流產生的信號通 常具有一較差之信號對雜訊（S/N)比。因此，一典型圖像感 應器累積來自光電轉換產生之電荷達一預定時期；而後量 測所累積之電流量以決定該光之強度。 要量測所累積之（光電）電荷，一 CMOS (互補式金氧半 導體）主動像素感應器（APS)含有主動電路元件（如電晶 體），用以量測與所累積光電電荷相關連之信號。另一選擇 3 1284388 是，所累積之信號可被移出一圖像感應器胞（如，在一 CMOS被動像素感應器（pps)或一電荷耦合裝置⑷Co)圖 感應器中），用於量測。為了防止雜訊，CCD圖 象 、 - 固像感應器 使用複雜之過程，以從該感應器胞轉移所累積之電荷至 放大器供量測。CCD裝置使用較大電壓擺動之複雜 號，而因此消耗許多電力。一典型CCD製程係經最佳化^ 於電荷轉移；且其與一標準互補式金氧半導體製程不相 容。因此，CCD圖像感應器係難以與信號處理電路整人， 其通常是藉由互補式金氧半導體（CMOS)電路完忐，a m u力乂，丑因此 難以在較廣泛之應用中實施。 CMOS圖像感應器包括二部份。第一部份是一咸鹿 器’其轉換一光子信號成一電氣信號；而該第二部份係附 屬電路，其包括用於信號讀出之類比電路及邏輯控制電 路。一標準CMOS製程被用以製造諸如CMOS圖像感應 器。第1圖係一先前技術CMOS圖像感應器之剖面圖，其 包括一 P通道電晶體（顯示於圖左方）、一 N通道電晶體（顯 示於圖中央）及一光二極體（顯示於圖右方）。 現請參考第1圖，一習知CMOS圖像感應器100以P + 型半導體材料基材102開始。一 P型半導體材料EPi層1〇4 接著層積於一 P +基材102之上。P-EPI層104具有一約8 歐姆至12歐姆之電阻，且硼摻雜密度約每立方公分2xl015 個原子。隨後，淺溝渠1 0 6會形成，該淺溝渠隔離製程（在 目前CMOS感應器製造中的一普遍實施方式）提供比傳統 LOCOS製程（局部氧化製程）低許多之暗電流。 1284388 在SΤΙ 106形成後，N井108與P井110係分開地植 入。接著多晶矽閘122會形成。在多晶矽閘122形成後， N+1 14與P+112被植入，以形成CMOS電晶體之源與汲極。 光二極體140係由一 N井108/P sub 104接面形成。對大 多數三電晶體主動像素胞而言，N+114植入在光二極體140 中接觸N井108,且輸出光轉換電壓（其為光二極體140之 輸出信號）。 在電晶體源與汲極形成後，一氧化層1 24會沈積，將 使用一化學與機械研磨（CMP)之製程以形成接觸1 16。該後 端製程持續形成一金屬1層1 2 6 a，沈積一氧化層1 2 5，使 用一 CMP製程，而後形成通道1-1 17。該後端係重複以形 成一需求數目之金屬層。 現請參考第1圖，其中也顯示一雙層金屬製程。在一 上層金屬126b形成後，高密度電漿增強CVD製程沈積約 80 00埃氧化層128至該晶圓頂部。接著高密度電漿增強 CVD製程的係沈積約5000埃Si3N4CVD層130用於保護。 對於一習知CMOS圖像感應器，在鈍化層上需要一旋塗式 玻璃（SOG)層132用於平坦化。接著一濾色器層134會加 上。隨後，一微透鏡1 3 8形成。微透鏡可明顯地增加感應 器像素靈敏度，因為其將光聚焦至光二極體感應區。 習知C Μ Ο S圖像感應器具有二缺點。第一項缺點係較 差之MTF(調變轉移功能），與因為在基材場自由區擴散之 電荷造成的高雜訊。該光二極體係由N井至p-EPI接面形 成（或N +至P-ΕΡΙ接面）。該N井係設定成約2伏特之高電 1284388 壓。該P_EPI與P +基材係連結至地。該n井/p sub光二 極體空乏層係約1至3微米深。在該空乏區下係p_Ep丨與 P +基材層，其等係在某電位位準且係一無電場區。習知在 石夕中，長波長光可穿透的比上述光二極體空乏區更深。 例如，一紅光（波長約7 0 0 〇埃）矽吸收深度係約4 7微 米。許多光產生電子與電洞對係在該P-Epi/p + Sub無場區 域，而非光二極體空乏區域。如果該光產生電子/電洞係在 光二極體空乏區中，該等電子會保持在^^井節點中。該等 電洞會被撤至基材。累積在N井節點中之電子會回應該輸 入光後度。然而，如果光產生電子/電洞對係在該 P-EPI/P + Sub 無場區 區’該等電子/電洞對會藉由溫度振盪在

胞尺寸（約數微米）長許多。

問題。 【發明内容】 圖像感應器之新穎設計。依據

本發明關於一種CMOS 6 1284388 本發明的一 雜型的EPI 不同電壓被 一接面，以 防止雜訊電 點，一具有 防止井與基 一微透鏡與 化層沈積後 本發明 進設計，其 間之距離。 本發明 之詳細說明 【實施方式 本發明 然而，熟習 式之詳細說 限具體實施 現請參 之CMOS僅 是，依據本 括一與習知 特點’通常用於CMOS製程之基材係一相同摻 層，且由一不同型之EPI層的基材取代。當二 分別應用至EPI層與基材時，造成該基材形成 在一光二極體下形成一電位阻障。該電位阻障 子從基材擴散至光二極體。依據本發明另一特 與EPI層相同型的深井係植入於EPI層中，以 材間之閉鎖。依據本發明的又另一特點，介於 一對應光二極體間之距離，係藉由在一最後氧 加入一額外CMP步驟而減少。 目的之一在於提供在CMOS圖像感應器上之改 具有低基材擴散雜訊且減少微透鏡與光二極體 之目的、特徵與優勢將在檢視以下具體實施例 、連同附圖後將更加明暸。 之具體實施例在此參考第2至6圖加以討論。 此項技術人士將易於瞭解在此提供有關此等圖 明係供解說目的’因為本發明可擴展到此等有 例之外。 考第2圖，其顯示依據本發明的一具體實施例 3像感應器。與習知CMOS圖像感應器不同的 發明之一具體實施例係的CMO S圖像感應器包 P +基材相反之N或n+型基材層202。 7 !284388 位於一 N/N +型基材202上的一 P型Epi層係連接至 ’且N/N+型基材202係連接至一高電壓（如2伏特）。一 空乏層係形成於P-Epi層204至N/N +型基材202的介面 間。此空乏層使正好在光二極體空乏部份下之p_pEI無場 區域最小化，也防止在該基材中之光產生電荷被擴散回到 f亥光二極體空乏區。 隨後，淺溝渠206會形成。該淺溝渠隔離製程（在目前 eM〇S感應器製造中的一普遍實施）提供比傳統LOCOS製 程（局部氧化製程）低更多之暗電流。 在STI206形成後，一 N井208與一 P井210係分開 地植入。接著多晶矽閘222會形成。在多晶矽閘222形成 後，N + 214與P + 212被植入，以形成CMOS電晶體之源與 及極。光二極體240係由一 N井20 8/P sub 204接面形成。 辦大多數三電晶體主動像素胞而言，N + 214植入在光二極 體240中接觸N井208，且輸出光轉換電壓（其為輸出信 鱿）。 在電晶體源與汲極形成後，會沈積氧化層224 ’將使 用一化學與機械研磨（CMP)之製程且形成接觸216。該後端 製程持續形成一金屬1層226a，沈積氧化層225,使用CMP 製程，而後形成通道1 -2 1 7。該後端係重複以形成一需求 數目之金屬層。 第2圖也顯示一雙層金屬製程。在一上層金屬226b 形成後，高密度電漿增強CVD製程沈積約8000埃之氧化 層228至晶圓頂部。跟著高密度電漿增強CVD製程的為沈 8 1284388 積約5000埃之ShlSUCVD層230用於保護。在純化層上 要一旋塗式玻璃（SOG)層232用於平坦化。接著一濾色 層2 3 4加入。隨後，一微透鏡2 3 8形成。微透鏡可明顯 增加感應器像素之靈敏度，因為其將光聚焦至光二極體 應區。 現請參考第3圖，其顯示依據本發明的一具體實施 之CMOS圖像感應器。與習知CMOS圖像感應器不同 是，深P型井係植入於標準N與P型井之了。 依據本發明一具體實施例之CMOS圖像感應器以_ 变半導體材料基材3 0 2開始，該基材具有之填濃度约每 方公分lxlO17個原子。一 P型半導體材料EPI層3〇4係 成於N基材302之上。P-EPI層3 04具有一約8歐姆至 歐姆之電阻，且硼摻雜密度約每立方公分2χ1〇ΐ5個原子 該Ρ型Epi層304具有約3至10微米U m)之厚度。該 型基材302係連接至一高電壓（如2伏特）。該p型Epi 3 04係連接至地。 隨後’一深P型井310a會形成。該深P型井31〇a 有之中心深度從1.5微米（#m)至3微米，且厚度約1微 至3微米。在深P井3 l〇a形成後。STI 306會形成，接 標準N井308與標準p井3 10係分開地植入。 在感應器胞陣列區340内，標準N井308係形成 P-EPI 3 04上，以形成一光感應N井區，標準p井31〇 於深P井310a上且連接至接地。 在感應器胞陣列區3 4 0外，一標準N井3 0 8與一標 需 器 地 感 例 的 N 立 形 12 〇 N 層 具 米 著 於 置 準 9 1284388 P井310均置於一深p井31〇a上。P_EPI層3〇4、標準p 井310與深P井3l〇a係連接至地。以此方式，p井31〇a 可防止在感應器外侧電路範圍中N井3〇8與N型基材 間之閉鎖。 接著多晶矽閘3 2 2會形成。在多晶矽閘3 2 2形成後， N + 3 14與p + 3 12被植入，以形成CM〇s電晶體之源與汲極。 對大多數二電晶體主動像素胞而言，N + 314植入會在光二 極體中接觸N井3 08，且輸出光轉換電壓（其為輸出信號）。 在電晶體源與沒極形成後，一氧化層3 2 4會沈積，將 使用一化學與機械研磨（CMP)之製程且形成接觸316。該後 端製程持續形成一金屬1層326a，沈積氧化層325，使用 CMP製程而後形成通道1 -3 1 7。該後端係重複以形成一需 求數目之金屬層。 第3圖示範一雙層金屬製程。在一上層金屬326b形成 後，高密度電漿增強CVD製程沈積約8000埃氧化層328 至該晶圓頂部。跟著高密度電漿增強CVD製程的是沈積約 5000埃ShlSUCVD層330用於保護。對於依據本發明一具 體實施例之CMOS圖像感應器而言，在鈍化層上需要一旋 塗式玻璃（SO G)層332用於平坦化。接著一濾色器層334 加入。隨後，一微透鏡3 3 8形成。微透鏡可明顯地增加感 應器像素之靈敏度，因為其將光聚焦至光二極體感應區。 現請參考第4圖，其示範依據本發明一具體實施例之 CMOS圖像感應器。與習知CMOS圖像感應器1〇〇不同的 是，在沈積最後氧化層於上方金屬後，會實行一額外氧化 10 1284388 物CMP步驟，以使整個氧化物層平滑。由於一額外氧化物 CMP步驟，在本發明此具體實施例中不需要習知s〇G層。 一 CMOS圖像感應器400以p +型半導體材料基材4〇2 開始。在其他具體實施例中，一半導體材料基材4〇2可為 N型。一 p-型半導體材料^丨層404接著層積於一 p +基材 402之上。P-EPI層404具有一約8歐姆至12歐姆之電阻， 且硼摻雜密度約每立方公分2xl015個原子。 隨後，該淺溝渠4 0 6會形成。N井4 0 8與P井4 1 0係 分開地植入。接著多晶矽閘422會形成。在多晶矽閘422 形成後，N + 4 14與P + 412被植入，以形成CMOS電晶體之 源與〉及極。光二極體440係由一 N井408/P sub 404接面 形成。對大多數三電晶體主動像素胞而言，N + 4 1 4植入會 在光二極體中接觸N井40 8,且輸出光轉換電壓（其為輸出 信號）。 在電晶體源與沒極形成後，一氧化層424會沈積，使 用一化學與機械研磨（CMP)之製程且形成接觸416。該後端 製程持續形成一金屬1層426a，沈積氧化層425,使用CMP 製程而後形成通道 1 -4 1 7。該後端係重複以形成一需求數 目之金屬層。 在一上層金屬426b形成後，高密度電漿增強CVD製 程沈積約8000埃氧化層 428至該晶圓頂部。與一習知 CMOS圖像感應器不同的是，在此採用一頂部氧化物層 CMP製程之額外步驟。 為配合該頂部氧化物層CMP，在沈積8000埃氧化層 1284388 428於該晶圓頂部後，約loooo埃TEOS將沈積且 該氧化物CMP。在此頂部氧化物CMP製程後，會 4000埃Si3N4CVD層430用於保護。因為在此採用 CMP，用於平坦化之旋塗式玻璃（S0G)層將可刪除 器層434直接置於Si3N4層頂部，且跟著形成微透S 因為該額外頂部氧化物CMP步驟，從微透鏡至矽表 離會減少。 現請參考第5圖，其顯示依據本發明一具體實 CMOS圖像感應器。與習知CMOS圖像感應器不同 依據本發明一具體實施例之C Μ Ο S圖像感應器5 0 0 Ν型基材5 02與一深Ν井區域5 08a。此外，依據本 具體實施例之CMOS圖像感應器500並不包括一旋 璃（S0G)。 依據本發明一具體實施例之CMOS圖像感應器 N型基材層502，與第1圖中的一習知P +基材102 在N型基材5 02上的一 P型Epi層504係連接至地 型基材層502係連接至某高電壓（如2伏特）。一空 形成於P-Epi層504至N型基材層502的介面間。 層使正好在光二極體空乏部份下之P-PEI無場區最 且也防止基材光產生電荷擴散回到該光二極體空乏 隨後，一深p型井510a會形成。該深P型井 有之中心深度從1 · 5微米（/z m)至3微米，且厚度約 至3微米。其次，該深N型井5 0 8 a具有之中心深 微米（/z m)至2 · 5微米，且厚度約1微米至3微米。 跟著為 沈積約 額外之 。濾色 堯 43 8 ° 面之距 施例之 的是， 包括一 發明一 塗式玻 包括一 相反。 、，且N 乏層係 此空乏 小化。 範圍。 5 1 0a 具 1微米 I 從 1.5 12 1284388 在深P井510a與深N井508a形成後，STI 506會形 成，接著一標準N井5 0 8與一標準p井5 1 0係分.開地植入。 在感應器胞陣列範圍540内，該標準N井508係形成 於深N井508a上以形成一光感應井區，該標準P井510 置於該深P井510a上且連接至地。在N井區508/508a與 P井區510/5 10a間有某些空間，以減少靜電場強度而減少 暗電流。 在感應器胞陣列範圍540外，該標準N井508與標準 p井510均置於一深P井51〇a上。該P-EPI層504、標準 P井510與深P井510a係連接至地。以此方式，P井510a 可防止在感應器外側電路區内之N井5 08與N型基材502 間之閉鎖。 接著，多晶矽閘522會形成。在多晶矽閘522形成後， N + 5 14與P + 5 12被植入，以形成CMOS電晶體之源與汲極。 對大多數三電晶體主動像素胞而言，N + 5 14植入會在光二 極體中接觸N井50 8/5 08a，且輸出一光轉換電壓（其為輸 出信號）。 在電晶體源與汲極形成後，一氧化層524會沈積，會 使用一化學與機械研磨（CMP)之製程且形成接觸516。該後 端製程持續形成一金屬i層526a，沈積氧化層525，使用 一 CMP製程，而後形成通道丨-”？。該後端係重複以形成 一需求數目之金屬層。 其次，一上層金屬526b形成後，高密度電漿增強CVD 製程沈積約8000埃氧化層528至該晶圓頂部。與一習知 13 1284388 CMOS圖像感應器不同的是，在此採用一頂部氧化物層· CMP製程之額外步驟。 為配合該頂部氧化物層CMP，在沈積8000埃氧化層 528於該晶圓頂部後，約1〇〇〇〇埃te〇S將沈積，且跟著 為該氧化物CMP。在此頂部氧化物CMP製程後，會沈積 約4000埃Sh N4CVD層530用於保護。因為在此採用額外 之CMP，用於平坦化之旋塗式玻璃（SOG)層將可刪除《濾 色器層534直接置於ShN4層頂部，且跟著形成微透鏡 538。因為該額外頂部氧化物CMP步驟，從微透鏡至石夕基 材表面之距離會減少。 現請參考第6圖’其顯示依據本發明一具體實施例之 CMOS圖像感應器製程的流程圖。依據本發明一具體實施 例之CMOS圖像感應器製程包括下列步驟：步驟6〇2 :開 始N型基材，約每立方公分1 X 1 〇17個原子之矽晶圓；步驟 6〇4:成長一 P型蠢晶層達4至10微米厚度，係在每立方 公分2x1 〇15個原子之摻雜密度（8至12歐姆-公分）；步驟 6〇8a :深Ν 井植入具有之中心深度從1·5微米m)至 2 · 5微米，且厚度約1微米至3微米；步驟61 〇 a :深p型 井植入具有中心深度從1 · 5微米（// m)至3微米，且厚度約 1微米至3微米；步驟606 :，淺溝渠隔離形成；步驟6〇8 ·· 標準N井植入，步驟610:標準P井植入；步驟622:形 成多晶矽閘；步驟624 :自我對準金屬矽化物與氧化物沈 積；步驟6 1 6 :接觸蝕刻且以插塞與以CMP形成接觸；步 驟6 2 6 :形成金屬1 ;步驟617 ··氧化物沈積；通道1钱刻 14 1284388 立以插塞與以CMP形成通道1 ;步驟626b :金屬2 步棘028 :使用高密度電漿增強CV.D沈積約8〇〇〇 物於晶圓表面，步驟628a:沈積約10Q00埃te〇S 表面上，步驟629 :應用CMP於頂部氧化層；步驟 沈積約4000埃ShN4於晶圓表面；步驟634 :漁色器 步驟63 8 :微透鏡形成。 雖然本發明已參考特定具體實施例加以說明， 只是示範本發明且不應被視為限制本發明。可由熟 技術人士對本發明進行各種修改成為較佳具體實施 不脫離由隨附申請專利範圍所界定之本發明的實際 範可。因此本發明之範疇係由隨附申請專利範圍而 具體實施例之說明所界定。 【圖式簡單說明】 本發明之此等與其他特徵、特點與優勢在參考 關說明、附加申請專利範圍及附圖後將更加明瞭， 第1圖係一習知CMOS圖像感應器。 第2圖係依據本發明一具體實施例之cM〇s圖像感 剖面圖。 第3圖係依據本發明一具體實施例之cmos圖像感 剖面圖。 第4圖係依據本發明一具體實施例之cM〇S圖像感 剖面圖。 第5圖係依據本發明一具體實施例之cmos圖像感 形成； 埃氧化 於晶圓 630 : 塗佈； 該說明 習此項 例，而 精神與 非先前 上文相 其中； 應器的 應器的 應器的 應器的 15 1284388 剖面圖。 第6圖係依據本發明一具體 程的流程圖。 【主要元件代表符號說明】 100 CMOS圖像感應器 104 P-EPI層 108 N 井 112 P + 116 接觸 122 多晶矽閘 125 氧化層 126b上金屬層 130 化學氣相沈積層 13 4 遽色器層 140 光二極體 202 N/N +基材 206 淺溝渠 210 P 井 214 N + 217 通道 224 氧化層 226a金屬1層 228 氧化層 例之CMOS圖像感應器製 P +型半導體材料基材 淺溝渠 P井 N + 通道 氧化層 金屬1層 氧化層 旋塗式玻璃 微透鏡 CMOS圖像感應器 P-EPI層 N井 P + 接觸 多晶矽閘 氧化層 上金屬層 化學氣相沈積層 16 1284388 232 旋塗式玻璃 238 微透鏡 300 CMOS圖像感應器 304 P-EPI 層 308 N 井 310a深P型井 3 14 N + 317 通道 324 氧化層 326a金屬1層 328 氧化層 332 旋塗式玻璃 33 8 微透鏡 400 CMOS圖像感應器 404 P-EPI層 408 N 井 412 P + 416 接觸 422 多晶矽閘 425 氧化層 426b上金屬層 430 化學氣相沈積層 438 微透鏡 500 CMOS圖像感應器 234 濾色器層 · 240 光二極體 302 N型半導體材料基材 306 淺溝渠 310 P 井 312 P + 3 16 接觸 322 多晶矽閘 325 氧化層 326b上金屬層 330 化學氣相沈積層 334 濾色器層 340 感應器胞陣列區 402 P +型半導體材料基材 406 淺溝渠 410 P 井 414 N + 417 通道 424 氧化層 426a 金屬1層 428 氧化層 434 濾色器層 440 光二極體 502 P +型半導體材料基材 17 1284388

504 P-EPI層 506 淺溝渠- 508 N井 510 P井 508a 深N型井 510a 深P型井 512 ' P + 514 N + 516 接觸 517 通道 522 多晶矽閘 524 氧化層 525 氧化層 526a 金屬1層 526b 上金屬層 528 氧化層 530 化學氣相沈積層 534 濾、色器層 538 微透鏡 540 感應器胞陣列區

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Claims (1)

1284388 η.… > ·，， · 1 ^ ；. . ι L V' …抑一）號專^案！£年]月修正 / ? y. .. -，一 v — ί 申請事利1範圍： 1. 一種形成一互補式金氧半導體（CMOS)圖像感應器之方 法，該方法至少包含以下步驟： 基材形成步驟，其以一半導體材料之第一傳導型來形成 一基材；以及

層形成步驟，其在該基材之頂端形成一層，該層為一第 二傳導型以便當一第一電壓施加到該基材以及一第二電壓 施加到該層時，能形成一接面，該接面能防止基材雜訊散 佈至該等形成於該層上方的光元件中，其中該接面係反向 偏壓，以及 其中該CMOS圖像感應器係與附加CMOS電路整合以 促進該CMOS圖像感應器能如所欲般運作。 2.如申請專利範圍第1項所述之方法，其中該接面極為適 合在該CMOS圖像感應器中形成一基材雜訊阻障。

3.如申請專利範圍第1項所述之方法，進一步包含以下步 驟： 深井形成步驟，其形成在該層中該第二傳導型之一深 井，以防止在該附加 CMOS電路與該基材之間產生閉鎖 (latch-up) 〇 4.如申請專利範圍第1項所述之方法，進一步包含以下步 19 1284388 驟： 形成一光二極體元件，該光二極體元件具有該第一傳導 型的一第一井區域（well region)，並形成於該第二傳導型 之層中；以及 使該第二傳導型的一第二井區域形成於該第二傳導型 之層中，但具有比該第二傳導型之層更高之摻雜密度。 5. 如申請專利範圍第4項所述之方法，其中該第二井圍繞 該第一井區已形成一橫向PN接面。 6. 如申請專利範圍第5項所述之方法，其中該第一井區以 及該第二傳導型之層形成一垂直PN接面。 7. 如申請專利範圍第6項所述之方法，其中該橫向PN接 面以及垂直接面兩者係被反向地偏壓。 8. 如申請專利範圍第1項所述之方法，其中藉由加入一額 外之化學機械研磨 （CMP)處理過程以消除一習知平坦化 層的方式，來減少在該CMOS感應器中一微透鏡與一光元 件間的距離，使得該光元件的靈敏度增加。 9. 如申請專利範圍第1項所述之方法，進一步包含以下步 驟： 20 1284388 深井形成步驟，其形成在該層中該第二傳導型之一深 井，以防止在該附加 CMOS電路與該基材之間產生閉鎖 (latch-up)，以及 其中該深井係形成一範圍在0.5微米到2微米之間的中 心深度並以一厚度在〇. 5微米到2微米之間範圍的該第二 傳導型摻雜在該光元件外部，以避免發生閉鎖。

1 〇.如申請專利範圍第1項所述之方法，進一步包含以下 步驟： 在該層之頂端成長一頂部氧化物層；及 實施一化學機械研磨（CMP)製程。 11.如申請專利範圍第1項所述之方法，其中該基材係N 型，以及該層係P型，且其中該第一電壓係高於該第二電 壓。

12 ·如申請專利範圍第1項所述之方法，其中該基材係P 型，以及該層係N型，且其中該第一電壓係低於該第二電 壓。 13. — CMOS圖像感應器，其至少包含： 一第一型之半導體材料之一基材； 一第二型之半導體材料的一層，其位於該基材之上形成 21 1284388 一接面以當一第一電壓施於該基材且一第二電壓施於該層 時可防止基材雜訊擴散至形成於該層上之光元件，其中該 接面係反向地偏壓，以及 其中該CMOS圖像感應器係與附加CMOS電路整合以 促進該CMOS圖像感應器能如所欲般運作。 14. 如申請專利範圍第1 3項所述之CMO S圖像感應器，其 中該接面極為適合形成一基材雜訊阻障，以防止基材雜訊 散佈至其他在該CMOS圖像感應器中的光元件。 15. 如申請專利範圍第13項所述之CMOS圖像感應器，其 中該第二傳導型之一深井形成在該層中，以防止在該附加 CMOS電路與該基材之間產生閉鎖。 16. 如申請專利範圍第13項所述之CMOS圖像感應器，其 中該基材係N型，以及該層係P型，且其中該第一電壓係 高於該第二電壓。 17. 如申請專利範圍第16項所述之CMOS圖像感應器，其 中P型之一深井形成在該層中，以防止在該等形成一光元 件之井與該基材之間產生閉鎖。 18_如申請專利範圍第13項所述之CMOS圖像感應器，其 22 1284388 中該基材係P型，以及該層係N型，且其中該第一電壓係 低於該第二電壓。 19.如申請專利範圍第18項所述之CMOS圖像感應器，其 中N型之一深井形成在該層中，以防止在該等形成一光元 件之井與該基材之間產生閉鎖。

20.如申請專利範圍第13項所述之CMOS圖像感應器，其 中藉由加入一額外之化學機械研磨（CMP)處理過程以消除 一習知平坦化層的方式，來減少介於一微透鏡與該等光二 極體中之一的距離，使得該等光二極體中之一的靈敏度增 加。

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