JP2007529104A

JP2007529104A - 基板ノイズバリアを有するｃｍｏｓイメージセンサ

Info

Publication number: JP2007529104A
Application number: JP2006518923A
Authority: JP
Inventors: リンシン，ジャオ
Original assignee: リンシン，ジャオ
Priority date: 2003-07-10
Filing date: 2004-07-09
Publication date: 2007-10-18
Also published as: US6852565B1; KR20060052791A; TWI284388B; WO2005008748A1; TW200511510A; KR101061656B1; CN1820349A

Abstract

イメージセンサ画素は、垂直オーバーフロードレイン構造を有し、CMOSイメージセンサのノイズ発生原因となる、基板への電荷の拡散を防止する。追加の化学的機械的研磨ステップを用いることにより、マイクロレンズとシリコン表面間の距離を短くすることができ、光クロストークが抑制される。ある実施例では、Pエピタキシャル層を有するN型基板材料が使用され、垂直オーバーフロードレインが形成される。標準的なCMOS処理工程に、深Pwell注入工程が導入され、NwellとN型基板との間のラッチアップが防止される。Nwell／深Nwellの積層、およびPwell／深Pwellの積層によって、光ダイオードが形成され、特性が向上する。

Description

本発明の実施例は、半導体装置、特に半導体イメージセンサに関する。

イメージセンサは、デジタルスチルカメラ、PCカメラ、デジタルカムコーダおよびパーソナルコミュニケーションシステム（PCS）、さらにはアナログおよびデジタルテレビジョンビデオシステム、ビデオゲーム機、監視カメラおよび医療処置用のマイクロカメラ等、各種用途に使用することができる。通信技術およびコンピュータシステムの発達に伴い、イメージセンサに対する要求は、さらに増大している。

イメージセンサセルは、通常光ダイオード素子を有し、この素子は、光（例えば可視光、製外線および紫外線）を電気信号に変換することができる。光子が吸収されると、光電気変換によって、電子―ホール対が形成される。光ダイオードが逆バイアス化されると、光ダイオードには欠乏領域が形成される。欠乏領域では、電場は、光電気変換で生じる電子―ホール対を分離する。

光電気変換で生じた電流は、直接測定して、光強度を定めることができる。しかしながら、光電気変換からの電流の直接測定によって発生した信号は、通常、信号対ノイズ比（S／N）が悪い。従って、通常のイメージセンサは、所定の時間、光電気変換で生じた電荷を蓄積する。蓄積された電荷量は、光強度を定めるために測定される。

蓄積された光電気電荷を測定するため、CMOS（相補型金属酸化物半導体）アクティブ画素センサ（APS）は、アクティブ回路素子（例えばトランジスタ）を有し、蓄積された光電気電荷に対応する信号を測定する。あるいは、蓄積された電荷は、測定のため、イメージセンサセルから移動させることができる（例えば、CMOSパッシブ画素センサ（PPS）または電荷結合装置（CCD）イメージセンサの場合）。ノイズを抑制するため、CCDイメージセンサは、複雑な処理を使用して、測定の際にセンサセルから増幅器へ蓄積電荷を輸送する。CCD装置では、大きな電圧振幅の複雑な駆動信号を使用するため、多くの電力が消費される。通常CCDの製造工程は、電荷輸送用に最適化されており、標準的なCMOS処理工程とは整合しない。従って、CCDイメージセンサは、信号処理回路と集積させることが難しく、通常イメージセンサには、相補型金属酸化物半導体（CMOS）回路が使用され、幅広く各種用途に使用することは難しい。

CMOSイメージセンサは、2つの部分を有する。第1の部分はセンサ配列であり、この配列は、光子信号を2つの電気信号に変換する。第2の部分は、付属回路であり、この回路は、信号読み出し用のアナログ回路と、ロジック回路とを有する。標準的なCMOS処理工程は、CMOSイメージセンサ等の製作に利用される。図1には、Pチャンネルトランジスタ（左）、Nチャンネルトランジスタ（中央）および従来のCMOSイメージセンサの光ダイオード（右）を有する、CMOSイメージセンサの断面図を示す。

図1に示すように、従来のCMOSイメージセンサ100の製作は、P+型半導体材料基板102から始まる。次にP型半導体材料EPI層104が、P+型基板102の上部に積層される。P型EPI層104は、8Ω〜12Ωの抵抗率を有し、ボロンドーピング密度は、約2×10¹⁵atm／cm³である。次に、浅溝106が形成される。浅溝の絶縁処理は、現在のCMOSセンサの製造の場合と共通の方法で行われ、従来のLOCOS処理（局部酸化処理）に比べて暗電流が小さくなる。

STI106の形成後に、Nwell 108と、Pwell 110とが別々に注入される。その後、ポリゲート122が形成される。ポリゲート122の形成後には、N+114とP+112が注入されて、CMOSトランジスタのソースおよびドレインが形成される。光ダイオード140は、Nwell 108／Pサブ104接合によって形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+114領域は、光ダイオード内でNwell 108と接続され、出力信号として、光変換電圧が出力される。

トランジスタのソースおよびドレインが形成された後、酸化層124が成膜され、化学的機械的な研磨（CMP）処理が行われ、接続部116が形成される。後端処理では、金属1の層126aが形成され、酸化層125が設置され、CMP処理が行われ、貫通孔1の117が形成される。この後端処理が繰り返されて、所望の数の金属層が形成される。

図1を参照すると、図1には、二層金属処理が示されている。上部層金属126bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層128が形成される。高密度プラズマ加速CVD処理の後、約5000オングストロームのSi₃N₄CVD層130がパッシベーション層として設置される。従来のCMOSイメージセンサの場合、前記パッシブ層には、平坦化のため、スピンオンガラス（SOG）層132が必要である。次に、カラーフィルタ層134が設置される。その後、マイクロレンズ138が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。

従来のCMOSイメージセンサ処理には、2つの問題がある。一つ目の問題は、基板の無電場領域での電荷の拡散によって、MTF（変調伝達関数）が低く、ノイズが大きくなることである。光ダイオードは、NwellのP-EPIとの接合（またはN+のP-EPIとの接合）によって形成される。Nwellは、約2Vの高電圧に設定される。P-EPIおよびP+基板は、アースされる。Nwell／Pサブ光ダイオード欠乏層は、約1〜3μmの深さである。欠乏領域の下側には、P-EPIおよびP+基板層が存在し、これらは、ある電位レベルにされた電場のない領域である。シリコンの場合、前述の光ダイオード欠乏領域に比べて、長波長光がより深くまで進入することは良く知られている。

例えば、赤色光（波長約7000オングストローム）の場合、シリコンの吸収深さは、4.7μmである。電子およびホール対を発生させる多くの光子は、光ダイオード欠乏領域ではなく、P-EPI／P+サブ無電場領域内にある。電子／ホール発生光が光ダイオード欠乏領域内にある場合、電子は、Nwellノードに保持される。ホールは、基板で消滅する。Nwellノード内に蓄積された電子は、入射光密度に応答する。しかしながら電子／ホール発生光が、P-EPI／P+サブ無電場領域にある場合、電子／ホール対は、温度変動によって基板内に移動する。いくつかの電子／ホール対は、基板内の結合中央部で再結合する。隣接画素に相当量の拡散が生じ、MTFが低くなり、ノイズが大きくなる。拡散長は、約数mmであり、通常の画素セルサイズの約数μmに比べて十分に大きい。

第2の問題は、マイクロレンズ138と感光シリコン領域（Nwell 108／P-EPI104）との距離が遠いことである。標準的なCMOS処理では、イメージセンサ平坦化層132およびカラーフィルタ層134とともに、多くの金属層126aおよび126bが用いられる。この距離が大きい場合、センサの感度が下がり、センサ画素間に光クロストークが生じるという問題が生じる。

このように、高いMTFが得られ、低ノイズで、マイクロレンズからシリコン表面までの距離が短いCMOSイメージセンサに対する要求がある。

図2には、本発明の一実施例によるCMOSイメージセンサが示されている。従来のCMOSイメージセンサとは異なり、本発明の一実施例によるCMOSイメージセンサは、従来のP+基板とは異なる、NまたはN+型の基板層202を有する。

N／N+型基板202上部のP-型EPI層は、アースに接続され、N／N+型基板202は、例えば2Vのある高電圧に接続される。欠乏層は、P-Epi層204とN/N+基板202の界面に形成される。この欠乏層は、光ダイオード欠乏部の直下のP-EPI無電場領域を最小限に抑制する。また、基板での光発生を抑制して、光ダイオード欠乏領域への電荷の拡散を防止する。

次に、浅溝206が形成され、現在のCMOSセンサの製造工程と共通の操作によって、浅溝絶縁処理が行われ、これにより従来のLOCOS（局部参加処理）処理に比べて暗電流が抑制される。

STI206が形成された後、Nwell 208とPwell 210が別々に注入される。次に、ポリゲート222が形成される。ポリゲート222が形成された後、N+114およびP+212が注入されて、CMOSトランジスタのソースとドレインが形成される。光ダイオード240は、Nwell 208／Pサブ240の接合によって形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+214は、光ダイオード内のNwell 208と接続され、出力信号として光変換電圧が出力される。

トランジスタのソースおよびドレインが形成されてから、酸化層224が成膜され、化学的および機械的研磨（CMP）処理が行われ、接続部216が形成される。後端処理では、金属1の層226aが形成され、酸化物225が成膜され、CMP処理によって貫通孔1の217が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。

図2では、二層金属処理が示されている。上部層金属226bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層228が形成される。高密度プラズマ加速CVD処理の後、約5000オングストロームのSi₃N₄CVD層230がパッシベーション層として設置される。パッシベーション層の上部には、平坦化のため、スピンオンガラス（SOG）層232が必要である。次に、カラーフィルタ層134が設置される。その後、マイクロレンズ138が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。

図3には、本発明の一実施例によるCMOSイメージセンサを示す。従来のCMOSイメージセンサとは異なり、標準的なNおよびP型wellの下側に深P型wellが注入されている。

本発明によるCMOSイメージセンサ300の製作は、N型半導体材料基板302から始まる。基板302は、約1×10¹⁷atm／cm³の濃度のリンを有する。P-型半導体材料EPI層304は、N型基板302の上部に積層される。P型EPI層304は、8Ω〜12Ωの抵抗率を有し、ボロンドーピング密度は、約2×10¹⁵atm／cm³である。P型EPI層304は、約3から10μmの厚さである。N型基板302は、例えば2Vの高電圧に接続される。P型EPI層304は、アースに接続される。

次に、深P型well 310aが形成される。深P型well 310aは、中心深さの範囲が1.5μmから3μmの範囲であり、厚さは約1μmから3μmの範囲である。深Pwell 310aが形成された後、STI306が形成され、その後標準的なNwell 308と標準的なPwell 310が別々に注入される。

センサセル配列領域340では、P-EPI304の上に標準的なNwell 308が形成され、光感度Nwell領域が形成され、標準的なPwell 310が、深Pwell 310aの上部に形成され、アースに接続される。

センサセル配列領域340の外部では、標準的なNwell 308および標準的なPwell 310が、深Pwell 310aの上に設置される。P-EPI層304、標準的なPwell 310、および深Pwell 310aは、アースに接続される。このようにして、深Pwell 310aによって、センサの外部回路領域でのNwell 308とN型基板302の間のラッチアップが防止できる。

次にポリゲート322が形成される。ポリゲート322が形成された後、N+314およびP+312が注入され、CMOSトランジスタのソースとドレインが形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+314は、光ダイオード内でNwell 308と接続され、出力信号として光変換電圧が出力される。

トランジスタのソースとドレインが形成されたのち、酸化層324が成膜され、化学的および機械的研磨（CMP）処理が行われ、接続部316が形成される。後端の処理によって、金属1の層326aが形成され、酸化物層325が成膜され、CMP処理によって、貫通孔1の317が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。

図3には、二層金属処理が示されている。上部層の金属326bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層328が形成される。高密度プラズマ加速CVD処理の後、約5000オングストロームのSi₃N₄CVD層330がパッシベーション層として設置される。本発明の一実施例によるCMOSイメージセンサの場合、前述のパッシベーション層の上部は、平坦化のため、スピンオンガラス（SOG）層332が必要である。次に、カラーフィルタ層334が設置される。その後、マイクロレンズ338が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。

図4には、本発明の一実施例によるCMOSイメージセンサを示す。従来のCMOSイメージセンサ100とは異なり、金属の上部の最後の酸化層の成膜後に、追加の酸化層のCMPステップが実施され、酸化層の上部が平坦化される。追加の酸化層のCMPステップのため、本発明の実施例では、従来のSOG層は不要である。

CMOSイメージセンサ400の製作は、P+型半導体基板から始まる。他の実施例では、半導体材料基板402は、N型としても良い。次に、P型半導体材料EPI層404が、P+基板402の上部に積層される。P型EPI層404は、8Ω〜12Ωの抵抗率を有し、ボロンドーピング密度は、約2×10¹⁵atm／cm³である。

次に、浅溝406が形成される。Nwell 408およびPwell 410は、別々に注入される。その後ポリゲート422が形成される。ポリゲート422が形成された後、N+414およびP+412が注入され、CMOSトランジスタのソースとドレインが形成される。Nwell 408／Pサブ404の接合によって、光ダイオード440が形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+414は、光ダイオード内でNwell 408と接続され、出力信号として光電圧が出力される。

トランジスタのソースとドレインが形成された後、酸化層424が成膜され、化学的および機械的研磨（CMP）処理が行われて、接続部416が形成される。後端処理によって、金属1の層426aが形成され、酸化層425が成膜され、CMP処理によって、貫通孔1の417が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。

上部層金属426bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層428が形成される。従来のCMOSイメージセンサとは異なり、ここでは、上部酸化層CMP処理の追加のステップが採用される。

上部酸化層CMPとの整合のため、8000オングストロームの酸化層428がウェハ上部に成膜された後、〜10KオングストロームのTEOSが設置される。次に、酸化層のCMP処理が行われる。この上部酸化CMP処理の後、〜4000オングストロームのSi₃N₄のCVD層430がパッシベーション層として成膜される。ここでは追加のCMPが採用されるため、スピンオンガラス（SOG）層は、平坦化の際に除去される。カラーフィルタ434は、直接Si₃N₄層の上部に設置され、その後マイクロレンズ438が形成される。マイクロレンズからシリコン表面までの距離は、抑制される。

図5には、本発明の一実施例によるCMOSイメージセンサを示す。従来のCMOSイメージセンサとは異なり、本発明の一実施例によるCMOSイメージセンサ500では、N型基板502、深Pwell領域510a、および深Nwell領域508aを有する。また本発明の一実施例によるCMOSイメージセンサ500は、スピンオンガラス（SOG）の層を有する。

本発明の一実施例によるCMOSイメージセンサは、図1に示す従来のP+基板 102とは異なり、N型基板層502を有する。N型基板502上部のP型EPI層504は、アースに接続され、N型基板502は、例えば2Vのある高電圧に接続される。P-EPI層504とN型基板502の間には、欠乏層が形成される。この欠乏層は、光ダイオード欠乏部領域の直下のP-EPI無電場領域を最小限に抑制する。

その後、深P型well 510aが形成される。深P型well 510aは、1.5μmから3μmの深さの中央領域を有し、厚さは約1μmから3μmである。深N型well 508aは、1.5μmから2.5μmの深さの中央領域を有し、厚さは約1μmから3μmである。

深Pwell 510aと深Nwell 508aは、別々に注入される。

センサセル配列領域540には、深Nwell 508aの上部に、標準的なNwell 508が形成され、感光Nwell領域が形成され、標準的なPwell 510は、深Pwell 510aの上部に設置され、アースに接続される。Nwell領域508／508aとPwell領域510／510aの間には、ある空間があり、電場強度が低減され、暗電流が抑制される。

センサセル配列領域540の外側では、標準的なNwell 508および標準的なPwell 510が、深Pwell 510aの上部に設置される。P-EPI層504、標準的なPwell 510およびPwell 510aは、アースに接続される。このようにして、深Pwell 510aによって、センサ外部回路領域でのNwell 508とN型基板502の間のラッチアップが回避される。

次にポリゲート522が形成される。ポリゲート522が形成された後、N+514およびP+512が注入され、CMOSトランジスタのソースとドレインが形成される。ほとんど普遍的な3トランジスタアクティブ画素セルの場合、N+514は、光ダイオード内のNwell 508／508aと接続され、出力信号として光変換電圧が出力される。

トランジスタのソースとドレインが形成された後、酸化層524が成膜され、化学的および機械的研磨（CMP）処理が行われて接続部516が形成される。後端処理によって、金属1の層526aが形成され、酸化層525が成膜され、CMP処理によって貫通孔1の517が形成される。このような後端処理が繰り返されて、所望の数の金属層が形成される。

次に、上部層金属526bが形成され、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層528が形成される。

従来のCMOSイメージセンサとは異なり、ここでは、上部酸化層CMP処理の追加ステップが採用される。

上部酸化層との整合のため、ウェハ上部に8000オングストロームの酸化層528を成膜した後、〜10KオングストロームのTEOSが成膜される。次に、酸化物のCMPが実施される。この上部酸化物のCMP処理の後、〜4000オングストロームのSi₃N₄CVD層530がパッシベーション層として形成される。ここでは、追加CMPが採用されているため、スピンオンガラス（SOG）層は、平坦化のために除去される。カラーフィルタ層534は、Si₃N₄層の上部に直接設置され、その後マイクロレンズ538が形成される。追加の上部酸化物のCMP処理が実施される。マイクロレンズとシリコン表面間の距離は短くなる。

図6には、本発明の一実施例によるCMOSイメージセンサの製作処理に関するフロー図を示す。本発明によるCMOSイメージセンサの製作工程は、以下のステップで構成される：ステップ602では、N型＜100＞、〜1E17atm／cm³のシリコンウェハ基板が調製される：ステップ604では、厚さ4〜10μm、ドーピング密度2E15atm／cm³のP型エピタキシー層が成長する（8〜12Ωcm）：ステップ608aでは、中央深さが1.5μm〜2.5μmで、厚さが約1μmから3μmの深Nwell注入が行われる：ステップ610aでは、中央深さが1.5μm〜2.5μmで、厚さが約1μmから3μmの深Pwell注入が行われる：ステップ606では、浅溝絶縁層が形成される：ステップ608では、標準的なNwell注入が行われる：ステップ610では、標準的なPwell注入が行われる：ステップ622では、ポリシリコンゲートが形成される：ステップ624では、サリサイドおよび酸化物が成膜される：ステップ616では、コンタクトエッチング、WプラグおよびWCMP処理によって、接続部が形成される：ステップ626aでは、金属1が形成される：ステップ617では、酸化物が成膜され、貫通孔1のエッチング、WプラグおよびWCMP処理によって、貫通孔1が形成される：ステップ626bでは、金属2が形成される：ステップ628では、高密度プラズマ加速CVDにより、〜8000オングストロームの酸化物がウェハ表面に形成される：ステップ628aでは、〜10000オングストロームのTEOSがウェハ上に成膜される：ステップ629では、上部酸化層に対してCMP処理が行われル：ステップ630では、〜4000オングストロームのSi₃N₄がウェハ表面に成膜される：ステップ634では、カラーフィルタにコーティングが施される：ステップ638では、マイクロレンズが形成される。

従来のCMOSイメージセンサである。本発明の一実施例によるCMOSイメージセンサの断面図である。本発明の一実施例によるCMOSイメージセンサの断面図である。本発明の一実施例によるCMOSイメージセンサの断面図である。本発明の一実施例によるCMOSイメージセンサの断面図である。本発明の一実施例によるCMOSイメージセンサの製作工程のフロー図である。

Claims

イメージセンサを製作する方法であって、
半導体材料の第1の導電型を有する基板を調製するステップと、
前記基板上に、第2の導電型を有する半導体層を形成するステップと、
を有し、
第2の導電型は、第1の導型とは異なり、界面にPN接合が形成されることを特徴とする方法。
第1の導電型の半導体基板と第2の導電型の半導体層には、異なる電圧が印加され、前記PN接合は逆バイアス化されることを特徴とする請求項1に記載の方法。
さらに、光ダイオード素子を形成するステップを有し、
前記光ダイオード素子は、前記第2の導電型の半導体層内に形成された、前記第1の導電型の第1のwell領域を有し、
前記第2の導電型の半導体層内には、前記第2の導電型の第2のwell領域が形成され、該第2のwell領域は、前記第2の導電型の半導体層よりもドーピング密度が高く、
前記第2のwell領域は、第1の距離で前記第1のwell領域を取り囲み、水平方向のPN接合を形成し、前記第1のwell領域は、前記第2の導電型の半導体層に対して、垂直方向のPN接合を形成し、水平方向のPN接合と垂直方向の接合の両方は、逆バイアス化されることを特徴とする請求項1に記載の方法。
第1の距離は、0.2μmから3μmの間であることを特徴とする請求項3に記載の方法。
第1の導電型の半導体材料の第1のwell領域の第1の深さは、約0.5μmから3μmの間であり、第2の導電型の半導体材料の第2のwell領域の第2の深さは、約0.5μmから4μmの間であることを特徴とする請求項3に記載の方法。
さらに、ラッチアップを防止する深wellを形成するステップを有し、
深wellは、第3の中央深さで形成され、前記第2の導電性半導体層の第1の厚さは、標準的なNwell、およびセンサ補助回路領域に前記第2の導電型のドーピングを有する標準的なPwellよりも薄く、ラッチアップの発生が抑制されることを特徴とする請求項1に記載の方法。
深wellの第3の中央深さは、約1.5μmから3μmの間にあり、第1の厚さは、約1μmから3μmの間にあることを特徴とする請求項6に記載の方法。
さらに、
上部酸化層を成長させるステップと、
上部酸化層を成長させた後、化学的機械的研磨（CMP）を実施するステップと、
を有することを特徴とする請求項1に記載の方法。
前記第1の導電型の半導体は、N型基板であり、前記第2の導電型の半導体材料層は、P型エピタキシャル層であることを特徴とする請求項1に記載の方法。
前記第1の導電型の半導体は、P型基板であり、前記第2の導電型の半導体材料層は、N型エピタキシャル層であることを特徴とする請求項1に記載の方法。
前記第1のwell領域は、前記第1の導電型の半導体を用いた標準的なCMOS処理における標準的なwellの形成法によって形成され、あるいは前記第1の導電型の半導体を用いた、深wellが積層された標準的なCMOSwellによって形成され、
前記第2のwell領域は、記第2の導電型の半導体を用いた標準的なCMOS処理における標準的なwellの形成法によって形成され、あるいは前記第2の導電型の半導体を用いた、深wellが積層された標準的なCMOSwellによって形成されることを特徴とする請求項3に記載の方法。
前記第1の型の半導体基板は、ドーピング密度が約10¹⁴から10²⁰atm／cm³であり、前記第2の型の半導体層は、ドーピング密度が約10¹⁴から10¹⁸atm／cm³であることを特徴とする請求項1に記載の方法。
前記第2の型の半導体層の厚さは、約2μmから12μmであることを特徴とする請求項1に記載の方法。