TWI282149B - Method of forming a floating gate in a flash memory device - Google Patents

Method of forming a floating gate in a flash memory device Download PDF

Info

Publication number
TWI282149B
TWI282149B TW092118850A TW92118850A TWI282149B TW I282149 B TWI282149 B TW I282149B TW 092118850 A TW092118850 A TW 092118850A TW 92118850 A TW92118850 A TW 92118850A TW I282149 B TWI282149 B TW I282149B
Authority
TW
Taiwan
Prior art keywords
film
gas
oxide film
forming
polysilicon film
Prior art date
Application number
TW092118850A
Other languages
English (en)
Other versions
TW200414451A (en
Inventor
Seung-Cheol Lee
Sang-Wook Park
Jung-Il Cho
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200414451A publication Critical patent/TW200414451A/zh
Application granted granted Critical
Publication of TWI282149B publication Critical patent/TWI282149B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Description

1282149 王久、發明說明: 【發明所屬之技術領域】 本發明係關於一種在一快閃記憶體裝置中形成一浮動閑 核的方法,且更尤指一種在一快閃記憶體裝置中形成一浮 動間極而能夠改良一資料快閃記憶體裝置特性的方法,其 方式係藉由移除一位於一第一多晶矽膜與一第二多晶矽膜 之介面内的原生氧化物膜而予以達成,該方式使得在形成 該第一多晶矽膜之後,一矽甲烷氣體係經導入以分解該原 生氧化物膜、一氮氣退火製程係經實現以致分解出的氫氣 氣體和氧氣氣體對一氮氣氣體作出反應並接著加熱除去氣 體、以及一矽甲烷氣體和一磷化氫氣體係經導入而形成第 —多晶妙膜。 【先前技術】 一資料快閃記憶體裝置中,一 0.115微米之浮動閘極係由 第一和第二多晶矽膜之雙多晶矽膜所組成。這在藉由如寫 入(program)、抹除等機制以移動電子上扮演了重要的角 色。然而,由於第一和第二多晶矽膜係藉由一種外置製程 (ex situ process)予以形成,一原生氧化物膜係形成於第一 多晶矽膜與第二多晶矽膜之介面。 將引用及圖1B說明目前已經開發,在資料快閃記憶 體裝置中形成G. 11 5微米浮動閘極的方法。 引用圖1A、,-穿隊氧化物膜12和一第一多晶石夕膜η係在 半導to基底11上形成。—氮化物膜14係接著在該第—多 晶石夕膜η上形成。其次,該氮化物膜14係使用—隔離遮罩 86418-951226.doc 1282149 藉由彳政影製程和蝕刻製程予以製作圖案。第一多晶矽膜13 和穿隨氧化物膜12係使用製出圖案之氮化物膜14作為遮罩 予以姓刻。之後,曝露之半導體基底11係以一給定深度予 以蝕刻,從而形成一溝槽。一氧化物膜15係藉著在整體架 構上予以形成而使得該溝槽遭到掩埋。 引用圖1B,在研磨氧化物膜15之後,第一多晶矽膜^上 之氮化物膜14係經蝕刻而形成一隔離膜。一第二多晶矽膜 Μ係2著在整體架構上予以形成。其次,該第二多晶矽膜 16和第一乡晶石夕膜13係經圖案製作而形成一浮動閘極。然 而’因為第-多晶錢13和第二多晶輕16係藉由一連續 製,予以形成,故原生氧化物膜17存在於第—多晶碎膜Η 和苐二多晶碎膜1 6之介面。 由於浮動閘極係藉由上述製程予以形成’故原生氧化物 料在i第-多晶♦膜與第二多晶補之介面。因此,存 在著電子在裝置運作時胳茨$馬 〆 、、 T f 洛至原生氧化物膜的問題。位元 失效在記憶胞之臨界電壓因電 攸土”, 于陷洛至原生氧化物膜而下 、 田及原生乳化物膜作用為一寄生電容時, 會發生初始供應之電壓下降的 ^ 0是象。這降低了分佈記悻胞 之臨界電壓時的整體均勻度,並 伞己=胞 ^ ^ w , 八中该^界電壓為快閃記憶 體裝置的一項重要參數,整體 性降低。 下料致裝置之特 同時,若製程時間在第二多 膜 膜之 即使在清理第一多晶石夕 、 、 义日曰石夕Μ於清理第一多晶石々 之表面之後予以形成之前係遭 厚度會進一步增加。原生氧化物膜 層…一“,_ 遭J延遲,則原生氧化物 86418-951226.doc 1282149 膜之表面《後仍#以生長的王里由在於要完㈣除一化學氧 化物膜疋有困難的,原因是少量化學氧化物膜因化學材料 即使在實現清理製程之後仍然殘留。 圖2為記憶胞之臨界電壓與記憶胞之數目在抹除運作時 之關係圖。纟圖2中,標示為” A"之部分表示記憶胞之臨界 電壓有下降之部分。 圖3描繪在一 SIMS輪廓上之觀測結果,取決於是否要清 理第一多晶矽膜之表面以確認一磷摻雜輪廓。在圖3中,,,a,, 表示上有沈積未給定熱預算之非結晶矽膜之晶圓。這表示 第二多晶矽膜基體内之磷濃度大約為每立方公分3 ·2Ε2〇個 原子且磷尚未擴散至第一多晶矽膜内。,,Β"表示第一多晶矽 膜之表面遭到清理。假使位於第一和第二多晶矽膜之介面 的原生乳化物係生長為大約18埃(Α)之厚度,則”Β ”表示第 一多晶矽膜内磷之濃度和第二多晶矽膜内磷之濃度幾乎一 樣。ncn表示第一多晶矽膜之表面未遭到清理。由於超過3〇 埃之原生氧化物膜係於弟一多晶碎膜與第二多晶石夕膜之介 面生長,故第一多晶矽膜内磷之濃度大約為每立方公分 5 ·6E19個原子且第二多晶石夕膜内鱗之濃度不超過每立方公 分1 · 1E 2 0個原子,這個數值為第一多晶石夕膜内磷之濃度的 一半。如上所述,當原生氧化物的厚度於第一多晶矽膜與 第二多晶矽膜之介面增加時,在磷摻雜輪廓中有顯著差異。 【發明内容】 因此,本發明係設計用來實質消除一或多個因相關技藝 之限制和缺點所導致的問題。 86418-951226.doc 1282149 本發明之其中一個目的在於提供一種在一快閃記憶體裝 置中形成一浮動閘極而能夠完全移除一生長於一第一多晶 $膜與—第二多晶碎膜之間的原生氧化物膜並從而改良裝 置運作可信賴度的方法。 本發明之另一目的在於提供一種在一快閃記憶體裝置中 形成浮動閘極而能夠全完移除一位於一第一多晶矽膜與 一第二多晶矽膜之介面内的原生氧化物膜的方法,該方法 使仵一矽甲烷氣體係在形成該第一多晶矽膜之後予以導入 乂刀解g原生氧化物膜,一氮氣退火製程係經實現而使得 巧、、二過過分解 < 原生氧化物膜之氳氣氣體和氧氣氣體對一 氮氣氣fa作出反應並接著加熱除去氣體,然後形成該第二 多晶石夕膜。 本發明之附加優點、目的、及特徵將在底下之說明中予 以邵分提出且經檢视底下之說明對本行人士將變得部分顯 而易見或可由本發明之實際作學習。本發明之該等目的和 八匕蚁點可藉由所書寫之說明與其申請專利範圍以及附圖 特別指出架構而予以實現並達成。 為了達到這些目的與其它優點以及根據本發明之目的, 如本文之體現和廣泛說明,一根據本發明在一快閃記憶體 裝置中形成-浮_極的方法其特徵在於包含之步驟有, 在一半導體基底上形成一穿隧氧化物膜和一第一多晶矽 膜i第夕阳石夕膜和穿隧氧化物膜之給定區域並接著 以-給定深度—曝露之半導體基底,從而形成—溝槽、 在整個架構上形成_氧化物膜以致溝槽遭到掩埋、並接著 86418-951226.doc 1282149 研磨該氧化物膜以形成—隔離膜、分解—生長在该第 晶碎膜上之原生氧化物膜、實施-退火製程而對該分解出 之材料加減去氣體、並接㈣成膜、以及 製作弟二多晶石夕膜和第-多晶碎膜之圖案以形成一浮動 閘。 在本發明之另一個觀點中’要瞭解本發明之前述一般說 明及底下之詳細說明兩者皆作為實施例和說明性質且其意 圖在於提供對本發明之進—步說明,㈠請專利範圍切 述° 【實施方式】 現在將詳細引用本發明之較佳具體實施例,該等實施例 係描繪在附圖中,其中相稱之編號係用於識別相同或類似 之部件。 圖4A至圖4C係快閃記憶體裝置之剖面圖,其功用在於說 明一種根據本發明之較佳具體實施例在記憶體裝置中形成 一浮動閘極的方法。圖5描繪一根據本發明用於形成一第二 多晶碎膜之製程方法。 在快閃記憶體裝置中形成浮動閘極的方法現在將引用圖 4A、4B、4C和圖5予以說明。 引用圖4A,一穿隧氧化物膜22和一第一多晶矽膜23係在 一半導體基底21上形成。一氮化物膜24係在該第一多晶矽 膜23上形成。此時,第一多晶矽膜23所形成之厚度大約為 300〜700埃。其次,氮化物膜24係使用一隔離遮罩藉由一微 影製程和一蝕刻製程予以製作圖案。在使用該經過圖案製 86418-951226.doc -10- 1282149 乍乍為迟罩之氮化物膜24以蝕刻第一多晶矽膜23和穿隧 氧化物膜22之後,曝露之半導體基底21係以一給定深度予 以蝕刻,從而形成一溝槽。一氧化物膜25係藉著在整體架 構上形成以致溝槽遭到掩埋。 藉由引用圖4B,在研磨氧化物膜25之後,第一多晶矽膜 23上惑氮化物膜24係經蝕刻而形成一隔離膜。同樣地,一 清理製程係經實施而使第一多晶矽膜23之表面上生長的原 生氧化物膜達到最小。此時,原生氧化物膜未藉由清理製 程予以完全移除並殘留一化學氧化物膜。清理製程係使用 一HF溶液、一稀釋過之HF溶液或RCA予以實施。同時,若 使用HF落液實施清理製程,則斥水性表面化…⑺沖讣沁 surface)可在該化學氧化物膜最小化的同時予以形成。若使 用RCA實施清理製程,則缺陷及粒子之產生可達到最小。 轉向圖4C和圖5,在反應室之溫度和壓力分別維持在 510〜590°C和200〜600毫陶爾(mTorr)的狀態下,取決於圖5 所不之製程方法’ 一約為0.1〜1.9 SLM之矽甲烷氣體係經導 入並反應約5〜20分鐘以致矽甲烷和二氧化矽根據[化學方 程式1]而分解。在反應室之溫度和壓力分別為750〜95(^c和 100〜300¾陶爾的狀態下,一約為〇·ι〜ι·9 SLM之氮氣氣體 係經導入並反應5〜20分鐘以致氫氣氣體和氧氣氣體對氮氣 氣體作出反應並根據〔化學方程式2〕加熱除去氣體。另外, 在反應室之溫度和壓力維持在510〜590°C和200〜600毫陶爾 的狀態下,一0·5〜2·〇 SLM之磷化氫和矽甲烷所組成之混合 氣體係經導入並反應2〇〜40分鐘以形成第二多晶石夕膜26。石夕 86418-951226.doc -11 - 1282149 膜係藉由使用碎甲燒氣體分解並使用氮氣氣體退火加熱除 去氣體在第一多晶矽膜23上再生長1〇〜3〇埃之厚度。第二多 曰曰矽膜26<總厚度藉由矽甲烷氣體和磷化氫氣體所組成之 混合氣體而變為大約600〜2000埃。另外,第二多晶矽膜% 和第一多晶矽膜23係經圖案製作而形成一浮動閘極。 [化學方程式1]
SiH4->Si*+2H2 Si02->Si* + 0 [化學方程式1] n2->n*+n* N*+2H2->NH3(加熱除去氣體) N*+〇->NO(加熱除去氣體) 如上所述,根據本發明,在形成第一多晶珍膜之後,; =氣體係經導人而將$甲燒及二氧切分別分解成〜 氫氣以及矽和氧氣,一氮體退火製 ^ 人I程係經實施以致分解! 之氫氣氣體和氧氣氣體對氮氣氣晋曲 土尸# 汕虱矾肢作出反應並接著加熱Ρ 去氧體,以及矽甲烷氣體和磷化 一 马汛姐係經導入以形成_ 罘二多晶矽膜。因此,本發且卜 /、有可猎由移除位於第一: 印矽膜與第二多晶矽膜之介面内的 、’ 、欠 、生氧化物膜以改良- 舅料快閃記憶體裝置特性的新效庶。 前述具體實施例僅作為實施例 0e σ ^ 且不丁以推斷為限制本4 明。本解說可互即應用於其它種 不- ... 月〈裝置。本發明乏诗Ε 係思圖作描述,而並未限制φ社 ^ 」Τ Μ專利範圍之範疇。許多$ B6418-951226.doc .n 化可汁夕, 1282149 代方法、修改、及變化對本行人士將顯而易見。 【圖式簡單說明】 本發明之以上和其女曰 、匕目的、特徵及優點將經由對 之較佳具體實施例作以上之詳 發月 見,其中 W田說明並配合附圖而顯而易 圖1A和圖1B為資料你卩4 # 乃貝竹氏閃记憶體裝置之剖面圖,戈 万;說明二種在元憶體裝置中形成一浮動間極之傳統方法; 、^2為口己憶胞(臨界電壓對記憶胞之數目在抹除 •^關係圖; % 圖3為-取決於是否清理第—多晶硬 廓描述圖; w <痺摻雜輪 =圖4C為快閃記憶體之剖面圖’其功用在於說 :在記憶體裝置中根據一本發明較佳具體實施例形成一 動閘極的方法;以及 彳予 圖5描繪一根據本發明 方法; y风罘一夕晶矽膜之製程 【圖式代表符號說明】 11、21 半導體基底 12、22 穿隧氧化物膜 13、23 第—多晶矽膜 14、24 氮化物膜 15、25 氧化物膜 16、26 第二多晶矽膜 17 原生氧化物膜 86418-951226.doc -13 -

Claims (1)

1282149 拾、申請專利範圍: 1 · 一種在一快閃記憶體裝置中形成一浮動閘極的方法,其 包括之步驟有: 在一半導體基底上形成一穿隧氧化物膜和一第一多 晶碎膜; 名虫刻该笫一多晶石夕膜和該穿隨氧化物膜之給定區域 並接著以一給定之深度蝕刻曝露之半導體基底,從而形 成一溝槽; 在整體架構上形成一氧化物膜以致該溝槽遭到掩 埋’並接著研磨該氧化物膜以形成一隔離膜; 分解一生長在該第一多晶矽膜上的原生氧化物膜,實 現一退火製程以加熱除去分解出的材料,並接著形成一 第二多晶矽膜;以及 製作該第二多晶矽膜和該第一多晶矽膜之圖案以形 成一浮動閘極。 2.如申請專利範第丨項的方法’其進一步包含的步驟有, 在形成該隔離膜之後使用一 HF溶液、一經過稀釋iHF 溶液或RCA清理該第一多晶矽膜的表面。 3·如申請專利範第丨項的方法,其中對該原生氧化物膜之 分解係在一反應室分別維持在5 1〇〜59(rc和2〇〇〜6〇〇毫 陶爾之溫度和壓力狀態下藉由導入—約為〇1〜19 SLM 之矽曱烷氣體並進行反應約5〜2〇分鐘,以使矽曱烷以及 二氧化矽分解成矽和氫氣以及矽和氧氣。 4.如申請專利範第1項的方法,纟中該退火製程係在一反 86418-951226.doc ., 1282149 應室分別維持在750〜950°C和100〜300毫陶爾之溫度和 壓力狀態下藉由導入一約為0.1〜1.9 SLM之氮氣氣體並 進行反應5〜20分鐘予以實現,以致一氫氣氣體和一氧氣 氣體對一氮氣氣體作出反應並接著加熱除去氣體。 5.如申請專利範第1項的方法,其中該第二多晶矽膜係在 一反應室分別維持在510〜590°C和200〜600毫陶爾之溫 度和壓力狀態下藉由導入一由約0.5〜2.0 SLM之磷化氫 和矽甲烷所組成之氣體並接著進行反應20〜40分鐘予以 形成。 86418-951226.doc 1282149 柒、指定代表圖: (一) 本案指定代表圖為:第(4C )圖。 (二) 本代表圖之元件代表符號簡單說明: 捌、本案若有化學式時,請揭示最能顯示發明特徵的化學式: 21 半導體基底 22 穿隧氧化物膜 23 第一多晶矽膜 25 氧化物膜 26 第二多晶碎膜 86418-951226.doc
TW092118850A 2002-12-12 2003-07-10 Method of forming a floating gate in a flash memory device TWI282149B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0079204A KR100482765B1 (ko) 2002-12-12 2002-12-12 플래쉬 메모리 소자의 플로팅 게이트 형성 방법

Publications (2)

Publication Number Publication Date
TW200414451A TW200414451A (en) 2004-08-01
TWI282149B true TWI282149B (en) 2007-06-01

Family

ID=32501383

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092118850A TWI282149B (en) 2002-12-12 2003-07-10 Method of forming a floating gate in a flash memory device

Country Status (4)

Country Link
US (1) US6780743B2 (zh)
JP (1) JP4371360B2 (zh)
KR (1) KR100482765B1 (zh)
TW (1) TWI282149B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4671775B2 (ja) * 2004-06-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7183161B2 (en) * 2004-09-17 2007-02-27 Freescale Semiconductor, Inc. Programming and erasing structure for a floating gate memory cell and method of making
US20080150028A1 (en) * 2006-12-21 2008-06-26 Advanced Micro Devices, Inc. Zero interface polysilicon to polysilicon gate for semiconductor device
CN102623319A (zh) * 2012-03-22 2012-08-01 上海华力微电子有限公司 一种制备浮栅的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010028A (en) * 1989-12-29 1991-04-23 Texas Instruments Incorporated Method of making hot electron programmable, tunnel electron erasable contactless EEPROM
JPH05343698A (ja) * 1992-06-09 1993-12-24 Seiko Epson Corp 半導体装置の製造方法
US5493140A (en) * 1993-07-05 1996-02-20 Sharp Kabushiki Kaisha Nonvolatile memory cell and method of producing the same
US5604141A (en) * 1994-03-15 1997-02-18 National Semiconductor Corporation Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction
JP4131896B2 (ja) * 2000-03-31 2008-08-13 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR20010065186A (ko) * 1999-12-29 2001-07-11 박종섭 플래쉬 메모리 소자의 제조방법
KR100753401B1 (ko) * 2001-06-15 2007-08-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100426485B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법

Also Published As

Publication number Publication date
TW200414451A (en) 2004-08-01
US6780743B2 (en) 2004-08-24
JP4371360B2 (ja) 2009-11-25
US20040115885A1 (en) 2004-06-17
JP2004193583A (ja) 2004-07-08
KR100482765B1 (ko) 2005-04-14
KR20040051301A (ko) 2004-06-18

Similar Documents

Publication Publication Date Title
US20040043583A1 (en) Method of forming nanocrystals in a memory device
JP2003513445A (ja) Eepromデバイス用の高温酸化膜成膜方法
US7385244B2 (en) Flash memory devices with box shaped polygate structures
CN100390965C (zh) 在闪存装置的栅极间形成介电层的方法
US6297092B1 (en) Method and structure for an oxide layer overlaying an oxidation-resistant layer
JPH10163348A (ja) 不揮発性半導体記憶装置の製造方法
TW200414289A (en) Semiconductor memory device and method of fabricating the same
CN101620991A (zh) Tft快闪存储单元的原子层沉积外延硅生长
US7101760B1 (en) Charge trapping nanocrystal dielectric for non-volatile memory transistor
TW200414518A (en) Method of manufacturing flash memory device
CN106206596A (zh) 分栅式闪存器件制造方法
US6893920B2 (en) Method for forming a protective buffer layer for high temperature oxide processing
KR20060107207A (ko) 반도체 장치의 박막 형성 방법 및 이를 이용한 불휘발성메모리 장치의 제조 방법.
KR100741272B1 (ko) 플래쉬 메모리 소자 및 그 제조 방법
TWI282149B (en) Method of forming a floating gate in a flash memory device
CN100468659C (zh) 制造闪存器件的电介质膜的方法
JP2002289708A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2002261175A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2006120663A (ja) 不揮発性半導体記憶装置及びその製造方法
US6962728B2 (en) Method for forming ONO top oxide in NROM structure
TWI709174B (zh) 用於製造非揮發性電荷捕獲記憶體元件之基氧化方法
KR100905276B1 (ko) 다층 터널 절연막을 포함하는 플래시 메모리 소자 및 그제조 방법
JP2005516416A (ja) 一つの処理ステップで異なる厚さの高品質酸化物層を形成するためのデバイス及び方法
US20090039413A1 (en) Method to form uniform tunnel oxide for flash devices and the resulting structures
TW587282B (en) Method for improving the performance of flash memory by using microcrystalline polysilicon film as a floating gate

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees