TWI280585B - Memory card, semiconductor device, and method of controlling semiconductor memory - Google Patents

Description

1280585 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種搭載有非揮發性半導體記憶體之記憶 卡，特別是關於一種搭载有具有特定清除塊大小之非揮發 性半導體記憶體的記憶卡、搭載於該卡之半導體裝置、二 及半導體記憶體之控制方法。 【先前技術】 作為搭載於記憶卡之非揮發性記憶體，經常採用ναν〇 幻夫閃。己憶體。於NAND型快閃記憶體中，彙集一定數量 之記憶體單元構造所謂頁之單位，並彙集一定數量之頁構 造所謂塊之單位。 又NAND型快閃記憶體於其構造上，無法將資料單純 地再次寫人於曾寫人有資料之單元。為再次寫人資料，必 須進行清除。此處，清除只能以塊為單位進行。又，續出 或寫入一般以頁為單位進行。特別是於寫人時，必須自物 理塊内第一頁依次寫入資料。

广，考慮如下之情形：NAND型快閃記憶體内之控制 :回應於自使用NAND型快閃記憶體之主機傳來之寫入要 η 士有貝料之第1塊θ之某區域（例如頁）的資料施 自第 傾匕/月除貝枓之第2塊之後’將 第V二：為更改對象頁前-頁為止的資料自 資料寫二1入（拷貝）於第2塊，繼而將成為更改對象頁之 塊，最後將自成為更改對象頁之後-頁至 後頁為止之資料拷貝於第2塊。 100986.doc 1280585 再者，於日本國特開··13助號公報中，揭示有可 快速塊清除之NAND型EEPROM。 然而’依據先前之寫人方法，對某塊内之第—頁進行寫 入之後’對其他塊内之最後一頁進行寫入時，2個寫入時 間間隔最大。於此種情形時，若記憶卡之規格等規定時間 1·生限制’則產生無法滿足其時間性限制之事態，有動作中 產生不良之顧慮。於上述文獻中，亦可能產生相同 題。 因此’業者期望實現滿足寫入之相關之時間性限制 作。 【發明内容】 本發明之實施形態之半導體裝置包含半導體記憶體與控 制器，該半導體記憶體具有特定之清除塊大小，該控制哭 對上述半導體記憶體中已寫入有資料之第i塊内之某區域 產生資料寫人之要求時，無論該區域之位址之值如何，將 上述寫入要求之資料寫人於資料已清除之第2塊之開頭區 域。 域之位址之值如彳、4>、-rr 心值如η將上述寫入要求之資料寫入於資料 已清除之第2塊之開頭區域。 又，本發明之實施形態之記憶卡包含非揮發性半導體記 憶體與控㈣’該_發性半導體記憶體具有特定之清除 塊大小，該控制器對上述非揮發性半導體記憶體中已寫入 有資料之第1塊内之某區域產生資料寫入要求時，無論該 又’本發明《實施形態之半導體記憶體之控制方法係具 100986.doc 1280585 有特定之清除塊大小之半導體記憶體之控制方法，其中接 &對上述半導體記憶體中已寫入有資料之第1塊内之某區 域之資料寫入要求，無論上述區域之位址之值如何，將上 ϋ寫要求之資料寫入於資料已清除之第2塊之開頭區 域。 【實施方式】 以下，參照圖式說明本發明之一實施形態。 圖1係表示搭載於本發明之一實施形態之記憶卡的裝置 籲 類之概略構造之立體圖。 本κ細形悲之記憶卡i如圖所示，係於PCB(PH加ed Circuit Board，印刷電路板）基板2上配置有nand型快閃 記憶體3與控制器4。於上述控制器4搭載有

Processing Unit，中央處理單元）8 或 R〇M(Read_〇吻

Memory，唯讀記憶體）9等之功能塊。關於各裝置之詳細内 容後述。再者，NAND型快閃記憶體3可係於一個記憶體單 7L記憶1位元之資訊的二值記憶體，亦可係於一個記憶體 單元。己丨思1位元以上之貧訊（例如2位元）的多值記憶體。 又於圖1中，表不於pCB基板2上配置有NAND型快閃記 憶體3與控帝JH4之情形，但财肋型快閃記憶體3與控制哭 4亦可配置於相同之LSI (Large_scale Integrati〇n，大規: 積體電路）基板上。 於以下之說明中使用之用語「邏輯塊位址」、「物理塊位 址」分別意味著塊自身之邏輯位址、物理位址。又，「邏 輯位址」、「物理位址」主要意味著塊自身之邏輯位址、^ 100986.doc 1280585 理位址，亦表示可能係相當於比塊單位更細之分解能之單 位的位址。 圖2係表示包含主機與上述記憶卡之構造之組塊圖。再 者，與圖1相同之要素付以相同之符號。 主機器（以下稱為主機）20包含用以對連接之記憶卡進行 存取之硬體與軟體（系統）。該主機20作為管理記憶卡内部 之物理狀態（於何處之物理塊位址，包含第幾邏輯區位址 資料’或者何處之塊係清除狀態），直接控制記憶卡内之 快閃記憶體者得以構築。 又，主機20將使用清除時清除塊大小定於16 kBytei nand型快μ記憶體作為前&，以16 kByte為單位分配邏 輯/物理位址，更多情況下，就邏輯位址16 kByte部分，有 序地進行光存取或線存取（發佈相應指令）。 記憶卡1於連接於主機20時接受電源供給並動作，進行 對應於來自主機20之存取之處理。該記憶卡i如上所述， 具有NAND型快閃記憶體3與控制器4。

NAND型快閃記憶體3係清除時之清除塊大小（清除單位 之塊大小）定於256 kByte之非揮發性記憶體，例如以“ kByte為單位進行資料之寫入/讀出。該ν·型快閃記憶 體3例如使用〇·09心製程技術而製作。即，編0型^ 閃記憶體3之設計規則不足〇. 1 #瓜。 除上述之CPU8與R0M9之外 ^工制裔4格载有記憶體界 面部5、主機界面部6、锾衡哭 m 铰衝為7、以及RAM(Rand〇

Access Memory，隨機存取記憶體）1q。 100986.doc 1280585 記憶體界面部5進行控制器型快閃記憶體3之間 之界面處理。主機界面部6進行控制器4與主機2〇之間之界 面處理。 緩衝器7於將自主機20送來之資料寫入至ναν〇型快閃記 憶體3時，暫時記憶一定量之資料（例如丄頁部分），將自 NAND型快閃記憶體3讀出之資料送出至主機2〇時，暫時記 憶一定量之資料。 CPU8管理記憶卡1整體之動作。該cpu8例如於記憶卡丄 已接受電源供給時，將儲存於R〇M9中之韌體（控制程式） 加載於RAM1G上’實行特定之處理，藉此kRami〇上製 作各種表格，或自主機20接受寫入指令、讀出指令、清除 指令，對NAND型快閃記憶體3上之該區域實行存取，或控 制通過緩衝器7之資料轉送處理。 ROM9係儲存藉由CPU8使用之控制程式等之記憶體。 RAMH)儲作CPU8之作業區域，記憶控制程式或種表 格之記憶體。 圖3表示主機20假想之快閃記憶體、與實際使用之快閃 記憶體（即記憶卡丨内之N A N D型快閃記憶體3)之資料配置 之不同。 於主機20假想之快閃記憶體中，各頁具有528 Byte(5i2 Byte之資料記憶部+16 Bytei冗餘部），32頁成為一個清除 單位（即16kByte + 0.5kByte(此處]^為1〇24))。於以下，有時 將搭載有此種快閃記憶體之卡稱為「小塊卡」。 另一方面，於實際使用之快閃記憶體3中，各頁具有 100986.doc 1280585 2112 Byte(512 Byte之資料記憶部 χ4+1〇 β 之几餘部x 4+24 Byte之管理資料記憶部），128頁成為一個清除單位 (即256 kByte+8 kByte)。以下，有時將搭載有此種快閃記 f思體3之卡稱為「大塊卡」。再者，於方便以下說明中： 小塊卡之清除單位稱為16 kByte，將大塊卡之清除單位= 為 256 kByte 〇 又，主機20假想之快閃記憶體、與實際使用之快閃記情 體3分別包含頁緩衝器，其用以進行至快閃記憶體之資料 輸出輸入。主機20假想之快閃記憶體包含之頁緩衝器之二己 f思谷 ΐ 為 52 8 Byte(5 12 Byte+16 Byte)。另一古品 _ y )力万面，實際使 用之快閃記憶體3包含之頁緩衝器之記憶容量為幻u

Byte(2048 Byte + 64 Byte)。於資料寫入等時，各頁緩衝器 以相當於自身記憶容量之丨頁部分為單位，實行對快閃記 憶體之資料輸出輸入處理。 於圖3之例中，表示實際使用之快閃記憶體3之清除塊大

小為主機20假想、之十夬閃記憶體之清除塊大小之16倍的情 形，本發明並隸於此者，只㈣大致整數倍 ^ ^ 他倍率構造。 其 為將大塊卡作為實用方面有效之產品，期望圖3所示之 快閃記憶體3之記憶容量為i G位元以上。於快閃記憶體3之 記憶容量❹為⑴位元時’ 256四抑塊（清除單 便為512個。 里 之情形， 。此時， 又，於圖3中，例示有清除單位為256四乂化塊 清除單位例如為128 kByte塊於實用方面亦有效 100986.doc -10- 1280585 128kByte塊之數量便為1〇24個。 又，於圖3之例中，表示實際使用之快閃記憶體]之清除 塊大小大Μ㈣假想之快閃記憶體之清除塊大小的情 形，本發明並非限於此者，實際 只不便用之快閃記憶體3之清 除塊大小亦可小於主機20假想之快閃記憶體之清除塊大 小。 圖4係表示主機20側系統與記憶卡1(大塊卡）之各通訊階 層之圖。 主機20側之統包含應用軟體21、文件系統22、驅動軟 體23、以及小塊卡物理存取層24。另—方面，記憶卡以大 塊卡）包含小塊卡物理存取層u、4、塊卡物理/小塊卡邏輯 轉換層12、小塊卡邏輯/大塊卡物理轉換層13、以及大塊 卡物理存取層14。 例如，主機20側之應用軟體2丨要求文件系統22寫入文件 後，文件系統22基於小塊卡之邏輯塊位址，指示驅動軟體 23有序地進行分區寫入。驅動軟體23接受該指示之後，於 貫現基於小塊卡之邏輯塊位址之、以16 kByte塊為單位之 有序寫入時，進行邏輯/物理塊轉換，通過小塊卡物理存 取層24，對大塊卡發佈小塊卡之物理塊位址決定之隨機寫 入指令，並進行資料轉送。 再者，於光存取中，無論小塊卡之情形抑或大塊卡之情 形’其前提均係於協定上以所謂（i)指令、（2)頁位址（低位 址）、（3)行位址、（4)資料、（5)程式確認指令之順序進行資 訊之收發。 I00986.doc -11- 1280585 大塊卡側之小塊卡物理存取層u自主機20接受小塊卡之 物理塊位址決疋之寫入指令之後，除物理塊位址或資料之 外，取得含於附隨之附隨資料的邏輯塊位址。 小塊卡物理/小塊卡邏輯轉換層丨2具有第1表格，該第j 表格於資料讀出等時，進行自小塊卡之物理塊位址（對應 於16 kByte塊部分）至小塊卡之邏輯塊位址（對應於16 塊部分）之轉換處理。轉換層12於小塊卡物理存取層丨丨接 受寫入指令，取得小塊卡之邏輯塊位址之後，將此反映於 上述弟1表格。關於物理塊位址，亦反映於上述第1表4夂。 小塊卡邏輯/大塊卡物理轉換層13具有第2表格，該第2 表格於資料讀出等時，進行自小塊卡之邏輯塊位址（對應 於有序之16 kByte塊χ16個部分）至大塊卡之物理塊位址（對 應於256 kByte物理塊部分）之轉換處理。轉換層13於小塊 卡物理存取層11接受寫入指令，取得小塊卡之邏輯塊位址 之後，將此反映於上述第2表格。 大塊卡物理存取層14基於小塊卡物理存取層丨丨接受寫入 指令取得之小塊卡之邏輯塊位址，決定快閃記憶體3内部 之資料配置，於256 kByte物理塊内以2 kByte(1頁）為單位 有序地寫入16 kByte之資料。又，大塊卡物理存取層14將 取付之小塊卡之邏輯塊位址或物理塊位址儲存於快閃記情 體3内部之管理資料區域内的特定區域。 以此方式，主機20發佈基於小塊卡之物理塊位址之指 令，故而於大塊卡側，以知道對應於小塊卡之物理塊位址 之資料存在於哪個256 kByte物理塊之中的方式加以管理。 100986.doc -12- 1280585 具體的疋，以16 kByte塊為單位，管理小塊卡之邏輯/物理 塊位址之對應關係’並且以知道對應於小塊卡連續之256 kByte塊部分之邏輯塊位址的資料儲存於大塊卡内哪個w kByte物理塊的方式加以管理。 圖5A與圖5B係表示自主機2〇側發送之指令之格式的 圖。 自主機20側發送而來之指令封包如圖5八所示，包含指令 種颂資Λ (此處係「寫入」）、位址（物理塊位址）、資料（内 鲁容等之實際資料與附隨資料(512 Byte+16 Byte))等各種資 訊。 、 於此種格式之封包中，如圖5B所示，於附隨資料Μ Byte中之特定位置，配置有小塊卡之「邏輯塊位址」（對 應於成為存取對象之16 Byte塊之邏輯位址）。除取得以指 令種類劃分之資訊、物理塊位址、以及資料之外，大塊卡 還特別取得上述「邏輯塊位址」。再者，該「邏輯塊位 址」不附加於讀出指令之情形。 圖6係對比表示主機20側假想之塊寫入操作、與記憶卡 U大塊卡）側實際進行之寫入處理之圖。 於主機20側（該圖之左側）中，基於小塊卡之邏輯位址且 以16 kByte塊為單位有序寫入之操作發生時.，進行由小塊 卡之物理塊位址決定之以16 kByte塊為單位之隨機寫入操 作。 另一方面，於大塊卡側（該圖之右側），於自主機2〇側接 叉寫入指令時，將基於小塊卡之邏輯塊位址且以丨6 kByte 100986.doc -13- 1280585 塊為單位之資料有序地寫人於快閃記憶體3内。 如上所述，主機20進行由小塊之物理位址決定之以16 kByte為单位之隨機寫入操作。於此種隨機之寫入操作 中’ 一般多發生僅用以改寫大塊(256 kByte)之一部分之處 理。於NAND型快閃記憶體中，只能以塊為單位進行清 ::故而於僅改寫塊之—部分之情形時，必須將改寫之新 貝料寫人於已清除之新境’自包含改寫為新資料之舊資料 的售塊’將不改寫之殘留資料拷貝於新塊。以此方式，僅 改寫塊之一部分之處理伴隨著不改寫之資料之拷貝動作 (以下稱為「捲入資料拷貝」），故而一旦多發生僅改寫塊 之—部分之處理，則架空將異常增大。因此，於本實施形 態中，依從自主機20側獲得之邏輯位址之順序，於大塊卡 側再次分配物理位址，藉此減少僅塊之一部分之寫入的產 生，從而抑制架空之增大。 圖7係表示大塊卡内之NAND型快閃記憶體3之塊格式（作 為清除單位之25 6 kByte物理塊部分）的圖。 於大塊卡，作為清除單位之256 kByte物理塊中包含16個 用以寫入資料之塊（以下稱為主機管理塊），該塊相當於作 為主杜；20側管理之單位之16 kByte。於資料寫入時，按照 小塊卡之邏輯塊位址之順序，配置各個資料。 各主機管理塊包含8個頁。各頁包含4個部分之5 12 Byte 資料區域，並且包含對應於各資料區域之1 〇 ByteEcc區 域。又，於頁中最後之512 Byte資料區域（第4個512 Byte 資料區域）後，亦設有24 Byte管理資料區域。故而，頁中 100986.doc -14- 1280585 最後之10 ByteECC區域對應於第4個512 Byte資料區域與 24 Byte管理資料區域之兩方。 於作為清除單位之256 kByte物理塊所含之128個24 Byte “理貝料&域中’例如於最後之24 Byte管理貧料區域’一 併儲存有相當於自主機20侧送來之指令取得之物理塊位址 的位址資訊（以下稱為「主機管理物理位址」）、與相當於 邏輯塊位址之位址資訊（以下稱為「主機管理邏輯塊位 址」）〇 於製作圖4中已說明之小塊卡物理/小塊卡邏輯轉換層12 具有之第1表格、與小塊卡邏輯/大塊卡物理轉換層13具有 之第2表格時，使用儲存於各256 kByte塊内之「主機管理 物理位址」與「主機管理邏輯塊位址」。 圖8係表示主機2〇對本實施形態之記憶卡1進行寫入時 之、該記憶卡1之I/O插腳與R/B插腳之信號例的時序圖。 主機20假想記憶卡係具有16 kByte之清除塊大小的非揮 發性記憶體，並控制記憶卡。例如，對記憶卡進行寫入 時’主機20將串行資料輸入指令80h(h表示16進位）輸入至 I/O插腳1至8。繼而，主機20將行位址c/Α與頁位址P/A輸 入至I/O插腳1至8。再者，此處行位址c/a與頁位址P/A係 主機20對記憶卡1假想之假想物理位址空間中的行位址與 頁位址。 進而，主機20對I/O插腳1至8分別輸入528次寫入資料。 具體的是，主機20將至光啟動插腳之輸入信號計時528 次，並對各I/O插腳依次移入528位元（所有1/〇插腳合計為 100986.doc -15- 1280585 5 2 8位凡）之貧料。資料夕交 、 貝抖之移入結束之後，主機20將程式指 令1〇H輸入至1/0插腳1至8。記憶卡回應於此，輸出低位準 之信號至該R/B插腳，表示記憶卡係忙碌狀態。其後，於 特疋之期間之後’冑由輸出高位準之信號至請插腳，表 示記憶卡進入準備狀態。 然而’圖8之R/B插腳之狀態終究係表示記憶+ 1對於主 機處於何種狀態者。即，於圖8中，響應程式指令i〇h之 輸入，R/B插腳表示忙碌狀態（即輸出低位準），但於内部 實際上不一定正對NAND型快閃記憶體3進行寫入動作 (即，自頁緩衝器至記憶體單元陣列之資料轉送）。又，即 使R/B插腳復位至準備狀態之後，於内部對型快閃 記憶體3之寫入動作實際上不一定已結束。 圖9係表示該記憶卡丨内之控制器4對本實施形態之記憶 卡1内之NAND型快閃記憶體3進行寫入時之、nand型快 閃圮憶體3之I/O插腳與R/B插腳之信號例的時序圖。 控制器4將NAND型快閃記憶體3識別為具有256 kByte之 /月除塊大小之非揮發性記憶體。例如，於對N型快閃 圮fe體3進行寫入時，控制器4將串行資料輸入指令8〇h(h 表示16進位）輸入至1/0插腳丨至8。繼而，控制器4將行位址 C/A與頁位址P/A輸入至1/〇插腳1至8。再者，此處行位址 C/A與頁位址P/A係控制器4對於nAND型快閃記憶體3假想 之實際物理位址空間的行位址與頁位址。然而，不一定與 圖8之行位址C/A與頁位址P/A—致。. 進而，控制器4對I/O插腳1至8分別輸入2112次寫入資 100986.doc -16- 1280585 料。具體的是，控制器4將發送至光啟動插腳之輸入信號 計時2112次，並對各1/0插腳依次移入2112位元（所有之1/〇 插腳合計2112位元）之資料。資料移入結束之後，控制器4 將程式指令10H輸入至I/O插腳！至8。回應於此，記憶卡輸 出低位準信號至該R/B插腳，表示記憶卡係忙碌狀態。其 後’於特定期間之後，藉由輸出高位準信號至R/B插腳， 表示記憶卡進入準備狀態。圖9之R/B插腳之狀態表示 NAND型快閃記憶體3對於控制器4實際處於何種狀態。 再者，於上述圖8與圖9中，分別以一個週期表示行位址 C/A與頁位址p/A之輸入，亦有相應於記憶卡工之容量或 N AND型快閃記憶體3之容量，適宜地設為2週期以上之情 形。 如自上述圖8與圖9所知，於記憶卡處於忙碌狀態之時間 設有限制，故而必須於其期間進行資料寫入，並於特定期 間之後於主機側表示該記憶卡進入準備狀態。又，於 NAND型快閃記憶體中，對某物理塊内之各頁寫入資料 時’其寫入順序亦有限制。即，NAND型快閃記憶體採用 之構造係，必須自物理塊内第一頁（相當於圖1〇中例示之 開頭字元線WL0上之單元)開始依次寫入資料。於本實施 形態中，讀述之方法，實現滿足上述之各個限制且高 效率之資料寫入。 而’參照圖11與圖12，對出％明士每 耵比°兄明本貫施形態之基本資 料寫入方法與先前技術之資料寫入方法。 、 此處，以如下情形為例：^AND型快閃記憶體3上，對 100986.doc •17- !28〇585 已寫入有資料之塊A内之以LBA8表示之第9區域（即圖7之 「主機管理塊8」（包含8個頁之區域））產生資料寫入之要求 時’寫入至已清除資料之塊B的動作。再者，於塊A内， 對該第9區域之外之區域未產生資料寫入要求。此情形時 之寫入動作藉由本實施形態之控制器4(參照圖1 '圖2)得以 控制，具體的是通過實行控制程式之CPU8或記憶體界面 部5得以控制，該控制程式自r〇M9承載於raMI 〇上。 於圖11所示之先前技術之資料寫入方法中，對塊A内之 鲁 第9區域（LBA8)產生資料寫入之要求時，首先將塊a内第i 至第8區域（LB AO至LB A7)之資料拷貝於塊B内第1至第8區 域（步驟S11)。 繼而，將對塊A内之第9區域（LBA8)要求寫入之新資料 寫入於塊B内之第9區域（步驟S 12)。 最後，將塊A内第10至第16區域（LBA9至LB A15)之資料 拷貝於塊B内第10至第16區域（步驟S13)。 另一方面，於圖12所示之本實施形態之資料寫入方法 _ 中，於對塊A内第9區域（LBA8)產生寫入資料之要求時， 首先將對於該第9區域（LBA8)要求寫入之新資料寫入於塊 B内之第1 (開頭）區域（步驟S2 1)。此時，無論作為要求寫入 之對象之區域位址（例如塊位址或頁位址）的值η如何，將要 求寫入之新貢料寫入於塊Β之開頭區域’並將其位址之值η 寫入於共同頁上之冗餘部。 繼而，將塊Α内第10至第16區域（LBA9至LB A15)之資料 拷貝於塊B内連接開頭區域之第2至第8區域（步驟S22)。此 100986.doc •18- 1280585 時’位址之值n+l至m亦分別寫入於共同頁上之冗餘部。 最後，將塊A内第1至第8區域（LBA0至LBA7)之資料拷貝 於塊B内第9至第16區域（步驟S23)。此時’位址之值〇至心 1亦分別寫入於共同頁上之冗餘部。 再者，至塊B之資料寫入結束之後，清除塊A上之資 料。亦可於表示記憶卡進入準備狀態之後進行該清除。 以產生資料寫入要求為單位，進行上述步驟S21至S23所 示之處理，藉此可防止自某寫入至下一寫入為止之時間間 隔杧大，可解決於先前技術中說明之時間性限制問題。 又，滿足所謂必須自各物理塊内之開頭區域依次寫入資料 之限制。 另一方面，進行上述步驟S21至S23所示之處理之後，於 對塊B内之某區域產生資料讀出要求時，控希可基於已 寫入於塊B内開頭區域之位址n，找到寫入有資料讀出對象 之資料之位置。此時，τ自位址n與要求讀出之位址，算 出要求s買出之資料對應於塊B内哪個位址。 繼而，參關13與圖14，說明明顯表現本實施形態之資 料寫入方法與先前技術之資料寫入方法之不同處之一例。 此處，以如下之情形為例：於以仙型快閃記憶體3上， 對已寫入有資料之塊C内以LBA〇表示之開頭區域產生資料 寫入要求’且對塊D内以LBA31表示之最終區域產生資料 寫入要求時，寫入至已清除資料之塊e與塊？之動作。 於圖13所示之先前技術之資料寫人方法中，首先，將對

塊C内弟1區域（LBA〇)尊炎宜A )要求寫入之新資料寫入於塊E内第1 100986.doc 1280585 區域（步驟S31)。 繼而，將塊C内第2至第16區域（LBA1至LBA15)之資料拷 貝於塊E内第2至第16區域（步驟S32)。 繼而，將塊D内第1至第15區域（LB A16至LB A3 0)之資料 拷貝於塊F内第1至第15區域（步驟S33)。 最後，將對塊D内第32區域（LBA31)要求寫入之新資料 寫入於塊F内第32區域（步驟S3 4)。 於該例中，自步驟S31之寫入至步驟S34之寫入為止之時 _ 間間隔非常大，故而有無法滿足如先前技術中已說明之時 間性限制的顧慮。 另一方面，於圖14所示之本實施形態之資料寫入方法 中，首先將對塊C内第1區域（LBA0)要求寫入之資料寫入 於塊E内之第1(開頭）區域（步驟S41)。此時，無論作為要求 寫入對象之區域之位址值如何，均將要求寫入之新資料寫 入於塊E之開頭區域，並將其位址之值（此處省略圖示）寫 入於共同頁上之冗餘部。 _ 繼而，將塊C内第2至第16區域（LBA1至LBA15)之資料拷 貝於塊E内第2至第16區域（步驟S42)。此時，該位址之值 (此處省略圖示）亦分別寫入於共同頁上之冗餘部。 繼而，將對塊D内第16區域（LBA31)要求寫入之新資料 寫入於塊F内第1(開頭）區域（步驟S43)。此時，無論作為要 求寫入對象之區域之位址的值如何，將要求寫入之新資料 寫入於塊F開頭區域，並將其位址之值（此處省略圖示）寫 入於共同頁上之冗餘部。 100986.doc -20- 1280585 最後，將塊D内第1至第15區域（LBA16至LBA30)之資料 拷貝於塊F内第2至第16區域（步驟S44)。此時，該位址之 值（此處省略圖示）亦分別寫入於共同頁上之冗餘部。 再者，至塊E之資料寫入結束之後，清除塊c上之資 料。同樣地，至塊F之資料寫入結束之後，清除塊£)上之資 料。此等清除亦可集中起來後一次性進行。又，亦可於表 示記憶卡進入準備狀態之後進行此等清除。

自該圖14之例所知，與圖13之情形不同，可縮短自步驟 S41之寫入至步驟S43之寫入為止之時間間隔，故而可滿足 寫入之相關之時間性限制。 再者，於以上之說明中，表示以步驟S41〜步驟以2〜步屬 S43〜步驟S44之順序推進處理之例，取而代之的是，亦月 以步驟S41〜步驟S43〜步驟S42〜步驟㈣之順序推進處理。 即’亦可於對塊E開頭區域進行新資料之寫入之後，對塊] 開頭區域寫人新資料，其後對塊E之殘留區域進行資料持 貝’最後對塊F之殘留區域進行資料拷貝。此時，亦 所謂必須自各物理塊内之開頭區域依次寫入資料之限制。 又’於上述圖12與圖14之資料寫入方法中，表示以大域 象之例，亦可以小塊卡為對象而實施 圖中各LBA視為一個頁加以處理。 J將 以此方式，依據本實施形態，可實現如 縮短自某寫入至下一窵入兔 ”、、入動作· 卡之規格等中蚊之時間性限=間間隔’並滿足於記憶 於上述實施形態之說明中，以控制器4對實際使用 100986.doc «21 - 1280585 導體記憶體實行資料 示之處理之控制)之情形為:广 主機2。側之驅動軟體23等進 ：:築 之位址之對應管理等，亦可構築藉以主機：者咖 二於二，態之說明中，表示實際使用之快ΜΙ I 小大於主機2G 假想之快閃記憶體之清除 塊大小的情形，當缺，會 ’、 田…際使用之快閃記憶體3之清除塊 人主機20假想之快閃記憶體之清除塊大小相同。 又’於上述實施形態之說明中，作為非揮發性記憶體係 舉NAND型快閃記憶體為例加以說明，非揮發性記憶體並 非限於NAND型快閃記憶體’亦可使用其他種類之記憒 體。 〜 如以上詳細陳述，依據本發明，可實現滿足寫入之相關 時間性限制之動作。 【圖式簡單說明】 圖1係表示本發明之一實施形態之記憶卡上搭載的裝置 類概略構造之立體圖。 4 圖2係表示包含主機與上述記憶卡之構造之結構圖。 圖3係表示主機假想之快閃記憶體與實際使用之快閃記 憶體之不同資料配置的圖。 圖4係表示主機側系統與記憶卡（大塊卡）各通訊階層之 圖。 圖5A與圖5B係表示自主機側送來之指令之格式的圖。 100986.doc -22- !28〇585 圖6係對比表示主機側假想之塊寫入操作與記憶卡（大塊 卡）側實際進行之寫入處理之圖。 圖7係表示大塊卡内之快閃記憶體之塊格式（作為清除單 位之25 6 kByte物理塊）的圖。 圖8係表示主機對本實施形態之記憶卡進行寫入時之、 該記憶卡之I/O插腳與R/B插腳之信號例的時序圖。 圖9係表示該記憶卡内控制器對本實施形態之記憶卡内 非揮發性記憶體進行寫入時之，記憶卡内非揮發性記憶體 之I/O插腳與R/B插腳之信號例的時序圖。 圖10係用以說明NAND型快閃記憶體中資料寫入順序之 圖。 圖11係用以說明先前技術中基本資料寫入方法之一例的 圖。 圖12係用以說明本實施形態之基本資料寫入方法之一例 的圖。 圖13係用以說明先前技術中資料寫入方法之具體例的 圖。 圖14係用以說明本實施形態中資料寫入方法之具體例的 圖。 【主要元件符號說明】 1 記憶卡 2 基板 3 NAND型快閃記憶體 4 控制器 100986.doc -23 - 1280585

5 6 7 8 9 10 11 12 13 14 20

21 22 23 24 80H A，B，C，D，E，F C/A 記憶體界面部 主機界面部 緩衝器 中央處理單元 唯讀記憶體 隨機存取記憶體 小塊卡物理存取層 小塊卡物理/小塊卡邏輯轉換層 小塊卡邏輯/大塊卡物理轉換層 大塊卡物理存取層 主機 應用軟體 文件系統 驅動軟體 小塊卡物理存取層 串行資料輸入指令 塊 行位址

I/O，R/B LBA P/A S WL 插腳 區域 頁位址 步驟 字元線 100986.doc -24-

Claims (1)

1280585 十、申請專利範圍： 1· 一種半導體裝置，其包含： 半導體記憶體，其具有特定之清除塊大小；及 控制器，其對上述半導體記憶體令已寫 1塊内某區域產生資料耷入盈七、士 貝才十之弟 貝枓寫入要求時’無論該區域之位址 之值如何，將上述寫要 十一 貝枓寫入於資料已清除之 弟2塊之開頭區域。 、 2·如請求項1之半導體裝置，i中卜奸、咖立丨 且八T上述控制器將上述位址 與上述寫入要求之資料一供宜 ^ 十併寫入於上述第2塊之開頭區 域0 3·如請求項2之半導體裝置，直中 衣1具中上述控制器對上述第2塊 内某區域產生資料讀出要求時其 戈&吋基於已寫入於該第2塊 内之上述開頭區域之上述位# 攻位址求侍寫入有資料讀出對 象之資料之位置。 4.

5. 如明求項1之半導體裝置，#中上述控制器對上述第丄塊 内之其他區域無資料寫入要求時’將除成為上述寫入要 求對象之區域之資料以外的上述第i塊内之資料拷貝於 上述第2塊内之開頭區域以外的區域。 一種記憶卡，其包含： 非揮發性半導體記憶體，其具有特定之清除塊大小；及 控制器，其對上述非揮發性半導體記憶體中已寫入有 資料之第1塊内某區域產生資料寫入要求時，無論該區 域之位址之值如何，將上述寫入要求之資料寫入於資料 已清除之第2塊之開頭區域。 100986.doc 1280585 6·如請求項5之記憶卡，其中上述控制器包含： 儲存該控制器之動作用之程式之r〇m ;及 執行儲存於上述ROM之程式之CPU。 7·如明求項5之§己憶卡，其中上述非揮發性半導體記憶體 係NAND型快閃記憶體。 8·如明求項5之記憶卡，其中上述非揮發性半導體記憶體 之設計規則小於〇. 1 。 9·如凊求項5之記憶卡，其中上述非揮發性半導體記憶體 之5己憶谷置為1G位元以上。 10· —種半導體裝置，其包含： 半導體記憶體，其具有第1清除塊大小；及 控制器，其對上述半導體記憶體執行存取； 上述控制器係 貧理具有上述第丨清除塊大小之半導體記憶體之第Η立 址與具有第2清除塊大小之半導體記憶體之第2位址之對 應關係，該第2清除塊大小小於上述第丨清除塊大小； 對上述半導體記憶體中已寫入有資料之第1塊内之相 菖於上述弟2清除塊大小之區域產生資料寫入要求時， 無論該區域之位址之值如何，將上述寫入要求之資料寫 入於資料已清除之第2塊之開頭區域。 11 ·如明求項1 〇之半導體裝置，其中上述第2位址包含邏輯 塊位址； 上述控制器對上述第1塊内之其他區域無資料寫入要 求纣’為了對寫入於上述第2塊之前頭區域的資料上述 100986.doc 1280585 邏輯塊位址連續，將除成為上述寫入要求對象之區域之 資料之外的上述第1塊内之資料拷貝於上述第2塊。 12. -種半導體記憶體之控制方法’其係具有特定清除塊大 小之半導體記憶體之控制方法，其中 接文對上述半導體記憶體中已寫入有資料之第丨塊内 之某區域之資料寫入要求； 無論上述區域之位址的值如何，將上述寫入要求之資 料寫入於資料已清除之第2塊之開頭區域。 鲁13.如請求項12之半導體記憶體之控制方法，其中將上述位 址與上述寫入要求之資料一併寫入於上述第2塊之開頭 區域。 14.如請求項13之半導體記憶體之控制方法，其中對上述第 2塊内之某區域產生資料讀出要求時’基於寫入於該第2 塊内之上述開頭區域之上述位址，求得寫入有資料讀出 對象之資料的位置。 15.

16. 如請求項12之半導體記憶體之控制方法，其中對上述第 1塊内之其他區域無資料寫入要求時，將除成為上：寫 入要求之對象之區域之資料以外的上述第丨塊内之資料 拷貝於上述第2塊内之開頭區域以外的區域。 一種半導體記憶體之控制方法，其係具有第巧除塊大 小之半導體記憶體之控制方法，其中 &理具有上述第i清除塊大小之帛導體記憶體之第1位 址與具有第2清除塊大小之半導體記憶體之第以立址之對 應關係，該第2清除塊大小小於上述清除塊大小； 100986.doc 1280585

進行對上述半導體記憶體尹已寫入有資 , 、昂1塊内 之相g於上述第2清除塊大小之區域產生資料寫入要长 時，無論該區域之位址之值如何，將上述寫入要求之資 料寫入於資料已清除之第2塊之開頭區域之控制。 100986.doc