TWI399643B - 快閃記憶體儲存系統及其控制器與資料寫入方法 - Google Patents

快閃記憶體儲存系統及其控制器與資料寫入方法 Download PDF

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Description

快閃記憶體儲存系統及其控制器與資料寫入方法
本發明是有關於一種快閃記憶體儲存系統，且特別是有關於一種能夠快速地儲存資料的快閃記憶體儲存系統及其快閃記憶體控制器與資料寫入方法。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於快閃記憶體(Flash Memory)具有資料非揮發性、省電、體積小與無機械結構等的特性，適合可攜式應用，最適合使用於這類可攜式由電池供電的產品上。記憶卡就是一種以NAND快閃記憶體作為儲存媒體的儲存裝置。由於快閃記憶體體積小容量大，所以已廣泛用於個人重要資料的儲存。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
在目前NAND型快閃記憶體技術中，NAND型快閃記憶體可根據每一記憶胞中可儲存的位元數區分為單層記憶胞(Single Level Cell,SLC)NAND型快閃記憶體與多層記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體。具體來說，在對SLC NAND型快閃記憶體的記憶胞進行程式化(program)時僅能執行單階的程式化，因此每一記憶胞僅能儲存一個位元。而MLC NAND型快閃記憶體之實體區塊的程式化可分為多階段。例如，以2層記憶胞為例，實體區塊的程式化可分為2階段。第一階段是下頁面(lower page)的寫入部分，其物理特性類似於單層記憶胞(Single Level Cell,SLC)NAND快閃記憶體，在完成第一階段之後才會程式化上頁面(upper page)，其中下頁面的寫入速度會快於上頁面。因此，每一實體區塊的頁面可區分為慢速頁面(即，上頁面)與快速頁面(即，下頁面)。
類似地，在8層記憶胞或16層記憶胞的案例中，記憶胞會包括更多個頁面並且會以更多階段來寫入。在此，將寫入速度最快的頁面稱為下頁面，其他寫入速度較慢的頁面統稱為上頁面。例如，上頁面包括具有不同寫入速度的多個頁面。此外，在其他實施例中，上頁面也可為寫入速度最慢的頁面，或者寫入速度最慢與部份寫入速度快於寫入速度最慢頁面的頁面。例如，在4層記憶胞中，下頁面為寫入速度最快與寫入速度次快的頁面，上頁面則為寫入速度最慢與寫入速度次慢的頁面。
相較於MLC NAND型快閃記憶體來說，SLC NAND型快閃記憶體的存取速度較快。但MLC NAND型快閃記憶體的儲存容量較大且成本較低。因此，如何增加MLC NAND型快閃記憶體的存取速度以提升快閃記憶體儲存裝置的效能是此領域技術人員所致力的目標。
本發明提供一種快閃記憶體儲存系統，其能夠有效地提升寫入資料至快閃記憶體的速度。
本發明提供一種快閃記憶體控制器，其能夠有效地提升寫入資料至快閃記憶體的速度。
本發明提供一種資料寫入方法，其能夠有效地提升寫入資料至快閃記憶體的速度。
本發明範例實施例提出一種快閃記憶體儲存系統，其包括快閃記憶體晶片與快閃記憶體控制器。快閃記憶體晶片具有多個實體區塊，每一實體區塊具有多個實體位址，此些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至快速實體位址的速度快於寫入資料至慢速實體位址的速度。快閃記憶體控制器耦接至快閃記憶體晶片，用以從主機系統中接收多筆第三資料並且將此些第三資料暫存至快速實體位址中，其中此些第三資料是對應慢速實體位址。此外，當暫存至快速實體位址中之第三資料之數量達到一預定值時，快閃記憶體控制器將此些第三資料之至少二筆第三資料的至少一部分以一同步方式寫入至此些第三資料對應的慢速實體位址中，其中此預定值不小於2。
本發明範例實施例提出一種快閃記憶體儲存系統，其包括快閃記憶體晶片、連接器與快閃記憶體控制器。快閃記憶體晶片具有一第一區塊面與一第二區塊面，其中第一區塊面與第二區塊面分別地包括多個實體區塊，每一實體區塊具有多個實體位址，此些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至快速實體位址的速度快於寫入資料至慢速實體位址的速度。連接器用以耦接至一主機系統。快閃記憶體控制器耦接至快閃記憶體晶片與連接器，用以將第一區塊面與第二區塊面的實體區塊分組為多個實體單元並且將部分的實體單元分組為一資料區與一備用區，其中每一實體單元包括第一區塊面的實體區塊的其中之一與第二區塊面的實體區塊的其中之一。在此，快閃記憶體控制器更用以從主機系統中接收對應第一主機寫入指令的第一資料，其中此第一資料對應一第一實體單元的一第一實體區塊，並且此第一實體單元的第一實體區塊屬於上述第一區塊面。此外，快閃記憶體控制器更用以從備用區中選取一個實體單元作為對應此第一實體單元的中途快取實體單元。再者，快閃記憶體控制器更用以判斷上述第一資料是否為一小資料並且對應第一實體單元的第一實體區塊的一第一慢速實體位址，並且當此第一資料為小資料且對應此第一慢速實體位址時，快閃記憶體控制器更用以將此第一資料暫存於中途快取實體單元的第一實體區塊的快速實體位址的其中之一中，其中此中途快取實體單元的第一實體區塊屬於上述第一區塊面。
本發明範例實施例提出一種快閃記憶體控制器，用於寫入多筆資料至一快閃記憶體晶片。快閃記憶體晶片具有多個實體區塊，每一實體區塊具有多個實體位址，此些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至快速實體位址的速度快於寫入資料至慢速實體位址的速度。本快閃記憶體控制器包括微處理器單元、快閃記憶體介面單元與記憶體管理單元。快閃記憶體介面單元耦接至微處理器單元，並且用以耦接至快閃記憶體晶片。記憶體管理單元耦接至微處理器單元，並且具有複數個程式碼用以供微處理器單元執行多個程序。微處理器單元用以從主機系統中接收多筆第三資料並且將此些第三資料暫存至快速實體位址中，其中此些第三資料是對應慢速實體位址。在此，當暫存至快速實體位址中之第三資料之數量達到一預定值時，微處理器單元更用以將此些第三資料中之至少二筆第三資料的至少一部分以一同步方式寫入至所對應的慢速實體位址中，其中此預定值不小於2。
本發明範例實施例提出一種快閃記憶體控制器，用於寫入多筆資料至一快閃記憶體晶片，其中此快閃記體晶片具有第一區塊面與第二區塊面，第一區塊面與第二區塊面分別地包括多個實體區塊，每一實體區塊具有多個實體位址，此些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至快速實體位址的速度快於寫入資料至慢速實體位址的速度。本快閃記憶體控制器包括微處理器單元、快閃記憶體介面單元、主機介面單元與記憶體管理單元。快閃記憶體介面單元耦接至微處理器單元，用以耦接至快閃記憶體晶片。主機介面單元耦接至微處理器單元，用以耦接至一主機系統。記憶體管理單元耦接至微處理器單元耦接至微處理器單元，並且具有複數個程式碼用以供微處理器單元執行多個程序。微處理器單元用以將第一區塊面與第二區塊面的實體區塊分組為多個實體單元並且將部分的實體單元分組為一資料區與一備用區，其中每一實體單元包括第一區塊面的實體區塊的其中之一與第二區塊面的實體區塊的其中之一。在此，微處理器單元更用以從主機系統中接收對應第一主機寫入指令的第一資料，其中第一資料對應一第一實體單元的一第一實體區塊，並且此第一實體單元的第一實體區塊屬於上述第一區塊面。此外，微處理器單元更用以從備用區中選取一個實體單元作為對應此第一實體單元的中途快取實體單元。再者，微處理器單元更用以判斷此第一資料是否為小資料且對應此第一實體單元的第一實體區塊的第一慢速實體位址。並且，當此第一資料為小資料且對應此第一慢速實體位址時，微處理器單元更用以將此第一資料暫存於中途快取實體單元的第一實體區塊的快速實體位址的其中之一中，其中此中途快取實體單元的第一實體區塊屬於上述第一區塊面。
本發明範例實施例提出一種資料寫入方法，用於將來自於一主機系統的多筆資料寫入至一快閃記憶體晶片中，其中快閃記憶體晶片具有多個實體區塊，每一實體區塊具有多個實體位址，此些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至快速實體位址的速度快於寫入資料至慢速實體位址的速度。本資料寫入方法包括從主機系統中接收多筆第三資料並且將此些第三資料暫存至快速實體位址中，其中此些第三資料是對應慢速實體位址。此外，本資料寫入方法更包括當暫存至快速實體位址中之第三資料之數量達到一預定值時，將此些第三資料中之至少二筆第三資料的至少一部分以一同步方式寫入至對應的慢速實體位址中，其中此預定值不小於2。
本發明範例實施例提出一種資料寫入方法，用於將來自於一主機系統的多筆資料寫入至一快閃記憶體晶片中，其中此快閃記體晶片具有第一區塊面與第二區塊面，第一區塊面與第二區塊面分別地包括多個實體區塊，每一實體區塊具有多個實體位址，此些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至快速實體位址的速度快於寫入資料至慢速實體位址的速度。本資料寫入方法包括將第一區塊面與第二區塊面的實體區塊分組為多個實體單元並且將部分的實體單元分組為一資料區與一備用區，其中每一實體單元包括第一區塊面的實體區塊的其中之一與第二區塊面的實體區塊的其中之一。本資料寫入方法也包括從主機系統中接收對應第一主機寫入指令的第一資料，其中此第一資料對應第一實體單元的第一實體區塊，並且此第一實體單元的第一實體區塊屬於上述第一區塊面。本資料寫入方法也包括從備用區中選取一個實體單元作為對應第一實體單元的中途快取實體單元，並且判斷第一資料是否為小資料且對應第一實體單元的第一實體區塊的第一慢速實體位址。本資料寫入方法更包括當第一資料為小資料且對應第一慢速實體位址時，將第一資料暫存於中途快取實體單元的第一實體區塊的快速實體位址的其中之一中，其中此中途快取實體單元的第一實體區塊屬於上述第一區塊面。
基於上述，本發明範例實施例能夠大幅地縮短寫入資料至快閃記憶體所需的時間，由此提升快閃記憶體儲存裝置的效能。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，快閃記憶體儲存裝置(亦稱，快閃記憶體儲存系統)包括快閃記憶體晶片與控制器(亦稱，控制電路)。通常快閃記憶體儲存裝置會與主機系統一起使用，以使主機系統可將資料寫入至快閃記憶體儲存裝置或從快閃記憶體儲存裝置中讀取資料。另外，亦有快閃記憶體儲存裝置是包括嵌入式快閃記憶體與可執行於主機系統上以實質地作為此嵌入式快閃記憶體之控制器的軟體。
圖1A是根據本發明一範例實施例繪示使用快閃記憶體儲存裝置的主機系統。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108以及資料傳輸介面1110。輸入/輸出裝置1106包括如圖2B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中快閃記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的處理可將資料寫入至快閃記憶體儲存裝置100或從快閃記憶體儲存裝置100中讀取資料。例如，快閃記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216。
一般而言，主機1000可實質地為可儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，快閃記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖2是繪示圖1A所示的快閃記憶體儲存裝置的概要方塊圖。
請參照圖2，快閃記憶體儲存裝置100包括連接器102、快閃記憶體控制器104與快閃記憶體晶片106。
連接器102是耦接至快閃記憶體控制器104並且用以耦接至主機系統1000。在本範例實施例中，連接器102為安全數位(secure digital,SD)介面連接器。然而，必須瞭解的是本發明不限於此，連接器102亦可以是通用序列匯流排(Universal Serial Bus,USB)連接器、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394連接器、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)連接器、序列先進附件(Serial Advanced Technology Attachment,SATA)連接器、記憶棒(Memory Stick,MS)介面連接器、多媒體儲存卡(Multi Media Card,MMC)介面連接器、小型快閃(Compact Flash,CF)介面連接器、整合式驅動電子介面(Integrated Device Electronics,IDE)連接器或其他適合的連接器。
快閃記憶體控制器104會執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在快閃記憶體晶片106中進行資料的寫入、讀取與抹除等運作。
圖3是根據本發明一範例實施例所繪示的快閃記憶體控制器的概要方塊圖。
請參照圖3，快閃記憶體控制器104包括微處理器單元202、記憶體管理單元204、主機介面單元206、快閃記憶體介面單元208。
微處理器單元202為快閃記憶體控制器104的主控單元，用以執行一記憶體管理韌體碼以與主機介面單元206與快閃記憶體介面單元208等協同合作以進行快閃記憶體儲存裝置100的各種運作。
記憶體管理單元204是耦接至微處理器單元202，用以搭配微處理器單元202以使微處理器單元202執行根據本範例實施例的資料存取機制與區塊管理機制，記憶體管理單元204的運作將於以下配合圖式作詳細說明。
在本範例實施例中，記憶體管理單元204是以一韌體型式實作在快閃記憶體控制器104中。例如，將包括多個控制指令的記憶體管理單元204燒錄至一程式記憶體(例如，唯讀記憶體(Read Only Memory,ROM))中並且將此程式記憶體嵌入在快閃記憶體控制器104中，當快閃記憶體儲存裝置100運作時，記憶體管理單元204的多個控制指令會由微處理器單元202來執行以完成根據本發明實施例的資料存取機制與區塊管理機制。
在本發明另一範例實施例中，記憶體管理單元204的控制指令亦可以程式碼型式儲存於快閃記憶體晶片106的特定區域(例如，快閃記憶體晶片中專用於存放系統資料的系統區)中。此外，記憶體管理單元204可具有一唯讀記憶體(圖未示)，及一隨機存取記憶體(Random Access Memory，RAM)(圖未示)。其中，此唯讀記憶體具有一驅動碼段，用以當快閃記憶體控制器104致能時，透過微處理器單元202先執行該驅動碼段，以使微處理器單元202先將儲存於快閃記憶體晶片106中之記憶體管理單元204的控制指令傳送至記憶體管理單元204之隨機存取記憶體後，再依此等控制指令執行本發明的資料存取機制與區塊管理機制。此外，在本發明另一範例實施例中，記憶體管理單元204亦可以一硬體型式實作在快閃記憶體控制器104中。
主機介面單元206是耦接至微處理器單元202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面單元206來傳送至微處理器單元202。在本範例實施例中，主機介面單元206是對應連接器102為SD介面。然而，必須瞭解的是本發明不限於此，主機介面單元210亦可以是PATA介面、USB介面、IEEE 1394介面、PCI Express介面、SATA介面、MS介面、MMC介面、CF介面、IDE介面或其他適合的資料傳輸介面。
快閃記憶體介面單元208是耦接至微處理器單元202並且用以存取快閃記憶體晶片106。也就是說，欲寫入至快閃記憶體晶片106的資料會經由快閃記憶體介面單元208轉換為快閃記憶體晶片106所能接受的格式。
在本發明一範例實施例中，快閃記憶體控制器104還包括緩衝記憶體252。緩衝記憶體252是耦接至微處理器單元202並且用以暫存來自於主機系統1000的資料與指令或來自於快閃記憶體晶片106的資料。
在本發明一範例實施例中，快閃記憶體控制器104還包括電源管理單元254。電源管理單元254是耦接至微處理器單元202並且用以控制快閃記憶體儲存裝置100的電源。
在本發明一範例實施例中，快閃記憶體控制器104還包括錯誤校正單元256。錯誤校正單元256是耦接至微處理器單元202並且用以執行一錯誤校正程序以確保資料的正確性。具體來說，當微處理器單元202從主機系統1000中接收到主機寫入指令時，錯誤校正單元256會為對應此主機寫入指令的寫入資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且微處理器單元202會將此寫入資料與對應的錯誤校正碼寫入至快閃記憶體晶片106中。之後，當微處理器單元202從快閃記憶體晶片106中讀取資料時會同時讀取此資料對應的錯誤校正碼，並且錯誤校正單元256會依據此錯誤校正碼對所讀取的資料執行錯誤校正程序。
請再參照圖2，快閃記憶體晶片106是快閃記憶體儲存裝置100的儲存媒體，用以儲存來自於主機系統1000的資料。快閃記憶體晶片106是透過一資料匯流排(Data Bus)108與一晶片致能接腳(Chip Enable Pin)110與快閃記憶體控制器104耦接。在本範例實施例中，快閃記憶體晶片106為多層記憶胞(Multi Level Cell,MLC)NAND快閃記憶體晶片。
圖4A是根據本發明一範例實施例所繪示的快閃記憶體晶片的概要方塊圖，且圖4B是根據本發明一範例實施例所繪示的實體區塊的概要方塊圖。
請參照圖4A與4B，快閃記憶體晶片106是由一個快閃記憶體晶粒(die)402所組成。必須瞭解的是，雖然本發明範例實施例快閃記憶體晶片106是由1個快閃記憶體晶粒所組成，然而，本發明不限於此，在本發明另一範例實施例中，快閃記憶體晶片可由多個快閃記憶體晶粒所組成。
快閃記憶體晶粒402具有第一區塊面(Plane)412與第二區塊面414。第一區塊面412具有實體區塊422(0)~422(N)，並且第二區塊面414具有實體區塊424(0)~424(N)。實體區塊為抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。每一實體區塊通常會分割為數個實體位址(即，實體頁面(page))。由於在本範例實施例中，快閃記憶體晶片106為MLC NAND 快閃記憶體晶片，因此，實體頁面為程式化(program)的最小單元。換言之，實體頁面為寫入資料或讀取資料的最小單元。每一實體頁面通常包括使用者資料區與冗餘區。使用者資料區用以儲存使用者的資料，而冗餘區用以儲存系統的資料(例如，錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)。在本範例實施例中，每一實體頁面的容量為8千位元組(kilobyte,KB)。此外，在本範例實施例中，快閃記憶體晶片106為2層記憶胞快閃記憶體晶片，並且實體區塊422(0)~422(N)與實體區塊424(0)~424(N)的實體位址依據其程式化速度可區快速實體位址(亦稱為快速頁面)與慢速實體位址(亦稱為慢速頁面)。特別是，寫入資料至快速實體位址的速度是遠快於寫入資料至慢速實體位址的速度。例如，以實體區塊430(S+1)為例，實體區塊的第(0)實體位址、第(2)實體位址、第(4)實體位址...第(K-1)為快速實體位址，而第(1)實體位址、第(3)實體位址、第(5)實體位址...第(K)實體位址為慢速實體位址，其中K為奇整數。然而，必須瞭解的是，在本發明另一範例實施例中，快閃記憶體晶片106亦可為3層記憶胞快閃記憶體晶片、4層記憶胞快閃記憶體晶片或其他多層記憶胞快閃記憶體晶片。
值得一提的是，在本範例實施例中，第一區塊面412與第二區塊面414是配置在快閃記憶體晶粒402中，並且快閃記憶體控制器104透過單一資料匯流排108傳送資料至第一區塊面412與第二區塊面414或從第一區塊面412與第二區塊面414中接收資料。然而，在快閃記憶體晶片具有多個快閃記憶體晶粒的例子中，第一區塊面412與第二區塊面414亦可以是配置在不同快閃記憶體晶粒中，並且快閃記憶體控制器104透過不同的資料匯流排來分別地傳輸資料至第一區塊面412與第二區塊面414。
在本範例實施例中，每一實體區塊的實體頁面數為有128，然而，必須瞭解的是，本發明不限於此，每一實體區塊的實體頁面數亦可為192、256或其他適當頁面數。此外，第一區塊面412與第二區塊面414的實體區塊通常也可被分組為數個區域(zone)，以每一獨立的區域來管理實體區塊422(0)~422(N)與實體區塊424(0)~424(N)可增加操作執行的平行程度且簡化管理的複雜度。
此外，快閃記憶體控制器104的微處理器單元202會將第一區塊面412與第二區塊面414的實體區塊邏輯地分組為多個實體單元來管理。例如，1個實體單元包括2個實體區塊，並且以實體單元作為抹除的單位。在本發明範例實施例中，實體區塊422(0)~422(N)與實體區塊424(0)~424(N)會被邏輯地分組為實體單元430(0)~430(N)。必須瞭解的是，儘管本範例實施例是以2個實體區塊所組成的實體單元來進行管理。然而，本發明不限於此，在本發明另一範例實施例中，1個實體單元亦可由3個以上的實體區塊所組成。
圖5A~5D根據本發明一範例實施例繪示管理快閃記憶體晶片的示意圖。
必須瞭解的是，在此描述快閃記憶體之實體區塊的運作時，以“提取”、“交換”、“分組”、“輪替”等詞來操作實體區塊是邏輯上的概念。也就是說，快閃記憶體之實體區塊的實際位置並未更動，而是邏輯上對快閃記憶體的實體區塊進行操作。
請參照圖5A，微處理器單元202會將實體單元430(0)~430(N)邏輯地分組為系統區302、儲存區304與取代區306。
邏輯上屬於系統區302的實體單元用以記錄系統資料，其中此系統資料包括關於快閃記憶體晶片的製造商與型號、每一快閃記憶體晶粒的區塊面數目，每一區塊面的實體區塊數、每一實體區塊的頁面數等。
邏輯上屬於儲存區304的實體單元是用以儲存主機系統1000所寫入的資料。也就是說，快閃記憶體儲存裝置100會使用分組為儲存區304的實體單元來實際地儲存主機系統1000所寫入的資料。特別是，在本範例實施例中，微處理器單元202將儲存區304的實體單元更分組為資料區304a與備用區304b。資料區304a的實體單元就是主機系統1000所存取之邏輯單元所映射的實體單元。也就是說，資料區304a的實體單元為儲存有效資料的單元。備用區304b的實體單元是用以輪替資料區304a中的實體單元。因此，在備用區304b中的實體單元為空或可使用的單元，即無記錄資料或標記為已沒用的無效資料。也就是說，資料區304a與備用區306b的實體單元會以輪替方式來儲存主機系統1000對快閃記憶體儲存裝置100寫入的資料。
請同時參照圖5B~5D，例如，當快閃記憶體控制器104從主機系統1000中接收到主機寫入指令而欲寫入資料至資料區304a的實體單元430(S+1)時，微處理器單元202會從備用區304b中提取實體單元430(D+1)來輪替資料區304a的實體單元430(S+1)。然而，當微處理器單元202將新資料寫入至實體單元430(D+1)的同時，微處理器單元202不會立刻將實體單元430(S+1)中的所有有效資料搬移至實體單元430(D+1)而抹除實體單元430(S+1)。具體來說，微處理器單元202會將實體單元430(S+1)中欲寫入實體位址之前的有效資料(即，第0實體位址與第1實體位址)複製至實體單元430(D+1)(如圖5B所示)，並且將新資料(即，實體單元310-(D+1)的第2實體位址與第3實體位址)寫入至實體單元430(D+1)(如圖5C所示)。此時，微處理器單元202即完成寫入的動作。因為實體單元430(S+1)中的有效資料有可能在下個操作(例如，主機寫入指令)中變成無效，因此立刻將實體單元430(S+1)中的所有有效資料搬移至替換實體單元430(D+1)可能會造成無謂的搬移。在本範例實施例中，暫時地維持此等母子暫態關係(即，實體單元430(S+1)與實體單元430(D+1))的動作稱為開啟(open)母子單元。
之後，當需要將實體單元430(S+1)與實體單元430(D+1)的內容真正合併時，微處理器單元202會將實體單元430(S+1)與實體單元430(D+1)整併為一個實體單元，由此提升區塊的使用效率，在此，合併母子單元的動作稱為關閉(close)母子單元。例如，如圖5D所示，當進行關閉母子單元時，微處理器單元202會將實體單元430(S+1)中剩餘的有效資料(即，第4實體位址頁～第K實體位址)複製至替換實體單元433(D+1)，然後將實體單元430(S+1)抹除並關聯至備用區304b，同時，將實體單元430(D+1)關聯至資料區304a。
邏輯上屬於取代區306中的實體單元是替代實體單元。例如，快閃記憶體晶片106於出廠時會預留4%的實體區塊作為更換使用。也就是說，當系統區302與儲存區304中之實體單元損毀時，預留於取代區306中的實體單元是用以取代損壞的實體單元(即，壞實體區塊(bad block))。因此，倘若取代區306中仍存有正常之實體區塊且發生實體區塊損毀時，記憶體管理模組204會從取代區306中提取正常的實體區塊來更換損毀的實體區塊。倘若取代區306中無正常之實體區塊且發生實體區塊損毀時，則快閃記憶體儲存裝置100將會被宣告為寫入保護(write protect)狀態，而無法再寫入資料。
特別是，系統區302、儲存區304與取代區306之實體單元的數量會依據不同的快閃記憶體規格而有所不同。此外，必須瞭解的是，在快閃記憶體儲存裝置100的運作中，實體單元關聯至系統區302、儲存區304與取代區306的分組關係會動態地變動。例如，當儲存區中的實體單元損壞時而被取代區的實體單元取代時，則原本取代區的實體單元會被關聯至儲存區。
在本範例實施例中，微處理器單元202配置邏輯位址給主機系統1000以利於在以上述輪替方式的實體單元中進行資料存取。此外，微處理器單元202會將所提供的邏輯位址分組為邏輯單元460(0)～460(H)，並且將邏輯單元460(0)～460(H)映射至資料區304a的實體單元(如圖5A所示)。
例如，在邏輯單元460(0)是映射於實體單元430(S+1)的例子中，當主機系統1000欲將資料寫入至屬於邏輯單元460(0)的邏輯位址時，微處理器單元202會根據一配置單元(圖未示)或一運算式來識別此邏輯位址所屬的邏輯單元460(0)。之後，微處理器單元202會根據邏輯單元-實體單元映射表(logical unit-physical unit mapping table)來識別映射邏輯單元460(0)的實體單元430(S+1)；從備用區304b中提取實體單元430(D+1)；並且將實體單元430(S+1)中的有效舊資料與主機系統1000欲寫入之資料寫入至實體單元430(D+1)。然後，微處理器單元202會更新邏輯單元-實體單元映射表以將邏輯單元460(0)重新映射至實體單元430(D+1)。
特別是，在本範例實施例中，除了上述一般寫入操作(如圖5B~5D所示)之外，微處理器單元202會從備用區304b中提取實體單元作為中途快取實體單元，並且將欲寫入至慢速實體位址的小資料暫存於中途快取實體單元內的快速實體位址中。特別是，微處理器單元202會將多筆暫存於中途快取實體單元的資料同步地程式化至此些資料所對應的慢速實體位址中，以提升寫入資料的速度。在此，當欲寫入之資料為小於或等於一個實體位址(即，實體頁面)的容量時，微處理器單元202會將此資料視為小資料。例如，如上所述，每一實體位址的容量為8KB，因此微處理器單元202會將資料量小於或等於8KB的資料視為小資料。
圖6~14是根據本發明一範例實施例所繪示之寫入連續小資料的範例。
請參照圖6，假設在邏輯單元460(0)是映射實體單元430(S+1)的狀態下，倘若主機系統1000下達第一主機寫入指令來從邏輯單元460(0)的第(0)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會從備用區304b中提取實體單元430(D+1)並且微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(0)實體位址(即，實體區塊422(D+1)的第(0)實體位址)為快速實體位址。基此，微處理器單元202會將對應此主機寫入指令的資料直接地寫入至實體單元430(D+1)的實體區塊422(D+1)的第(0)實體位址中。值得一提的是，如上所述，快閃記憶體晶片106的程式化是以實體位址為單位，因此倘若對應主機寫入指令的資料的大小不滿一個實體位址時，微處理器單元202會將資料填補為一個實體位址的大小來進行程式化。
請參照圖7，倘若在圖6所示的狀態下主機系統1000下達第二主機寫入指令來從邏輯單元460(0)的第(1)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(1)實體位址(即，實體區塊424(D+1)的第(0)實體位址)為快速實體位址。基此，微處理器單元202會將對應此主機寫入指令的資料直接地寫入至實體單元430(D+1)的實體區塊424(0)的第(0)實體位址中。
請參照圖8，倘若在圖7所示的狀態下主機系統1000下達第三主機寫入指令來從邏輯單元460(0)的第(2)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(2)實體位址(即，實體區塊422(D+1)的第(1)實體位址)為慢速實體位址。基此，微處理器單元202會從備用區304b中提取實體單元430(D+2)作為對應實體單元430(D+1)的中途快取實體單元，並且將對應此主機寫入指令的資料暫存至中途快取實體單元430(D+2)的快速實體位址(即，實體區塊422(D+2)的第(0)實體位址)。在此，中途快取實體單元430(D+2)的實體區塊亦稱為中途快取實體區塊。
請參照圖9，倘若在圖8所示的狀態下主機系統1000下達第四主機寫入指令來從邏輯單元460(0)的第(3)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(3)實體位址(即，實體區塊424(D+1)的第(1)實體位址)為慢速實體位址。基此，微處理器單元202會將對應此主機寫入指令的資料暫存至中途快取實體單元430(D+2)的快速實體位址(即，中途快取實體區塊424(D+2)的第(0)實體位址)。
請參照圖10，倘若在圖9所示的狀態下主機系統1000下達第五主機寫入指令來從邏輯單元460(0)的第(4)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(4)實體位址(即，實體區塊422(D+1)的第(2)實體位址)為快速實體位址。基此，微處理器單元202會將暫存於中途快取實體單元430(D+2)中對應實體單元430(D+1)的第(2)實體位址與第(3)實體位址的資料複製回實體區塊422(D+1)的第(1)實體位址與實體區塊424(D+1)的第(1)實體位址中，之後再將對應此主機寫入指令的資料寫入至實體單元430(D+1)的實體區塊422(D+1)的第(2)實體位址中。值得一提的是，由於對應實體單元430(D+1)的第(2)實體位址與第(3)實體位址已複製回實體區塊422(D+1)的第(1)實體位址與實體區塊424(D+1)的第(1)實體位址中，因此暫存於中途快取實體單元430(D+2)的中途快取實體區塊422(D+2)的第(0)實體位址與中途快取實體區塊424(D+2)的第(0)實體位址中的資料會被標記為無效資料。
特別是，實體區塊422(D+1)與實體區塊424(D+1)是分別地屬於第一區塊面412與第二區塊面414，因此微處理器單元202會以同步方式將對應實體單元430(D+1)的第(2)實體位址與第(3)實體位址的資料程式化至實體區塊422(D+1)的第(1)實體位址與實體區塊424(D+1)的第(1)實體位址中。基此，寫入資料的時間可有效地被縮短。例如，在本範例實施例中，由於第一區塊面412與第二區塊面414是配置在同一個快閃記憶體晶粒402中，微處理器單元202是使用雙頁面寫入(two plane program)指令或雙頁面複製回存(two plane copyback)指令來同步地將兩個實體位址的資料從中途快取實體單元430(D+2)中複製至實體單元430(D+1)。必須瞭解的是，同時寫入之實體位址不限於兩個，亦可以是三個或其他多數個實體位址。
值得一提的是，在本發明另一範例實施例中，當第一區塊面412與第二區塊面414是配置在不同快閃記憶體晶粒時，例如，微處理器單元202是以交錯模式(interleave mode)將兩個實體位址的資料以部分同步方式從中途快取實體單元430(D+2)中複製至實體單元430(D+1)。具體來說，寫入資料至快閃記憶體晶粒的程序可區分為資料傳輸(transfer)以及資料程式化(program)兩個部分。當主機系統1000欲在快閃記憶體儲存裝置100中儲存資料時，快閃記憶體控制器104的微處理器單元202會透過資料輸入/輸出匯流排將資料傳輸至快閃記憶體晶粒內的緩衝區，之後快閃記憶體晶粒會將緩衝區內的資料程式化至快閃記憶體模組晶粒的記憶胞中。在此所謂交錯模式，就是在使用同一條資料輸入/輸出匯流排傳輸資料的兩個快閃記憶體晶粒的例子中，利用其中一個快閃記憶體晶粒正執行資料程式化的期間傳送資料給另一個快閃記憶體晶粒。接著，在兩個快閃記憶體晶粒中至少部分的資料是以同步地方式被程式化至對應的記憶胞中。
請參照圖11，倘若在圖10所示的狀態下主機系統1000下達第六主機寫入指令來從邏輯單元460(0)的第(5)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(5)實體位址(即，實體區塊424(D+1)的第(2)實體位址)為快速實體位址。基此，微處理器單元202會將對應此主機寫入指令的資料直接地寫入至實體單元430(D+1)的實體區塊424(D+1)的第(2)實體位址中。
請參照圖12，倘若在圖11所示的狀態下主機系統1000下達第七主機寫入指令來從邏輯單元460(0)的第(6)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(6)實體位址(即，實體區塊422(D+1)的第(3)實體位址)為慢速實體位址。基此，微處理器單元202會將對應此主機寫入指令的資料暫存至中途快取實體單元430(D+2)的快速實體位址(即，中途快取實體區塊422(D+2)的第(2)實體位址)。
請參照圖13，倘若在圖12所示的狀態下主機系統1000下達第八主機寫入指令來從邏輯單元460(0)的第(7)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(7)實體位址(即，實體區塊424(D+1)的第(3)實體位址)為慢速實體位址。基此，微處理器單元202會將對應此主機寫入指令的資料暫存至中途快取實體單元430(D+2)的快速實體位址(即，中途快取實體區塊424(D+2)的第(2)實體位址)。
請參照圖14，倘若在圖13所示的狀態下主機系統1000下達第九主機寫入指令來從邏輯單元460(0)的第(8)邏輯位址開始寫入資料且欲寫入的資料為小資料時，微處理器單元202會判斷用於寫入此主機寫入指令的資料之實體單元430(D+1)的第(8)實體位址(即，實體區塊422(D+1)的第(4)實體位址)為快速實體位址。基此，微處理器單元202會將暫存於中途快取實體單元430(D+2)中對應實體單元430(D+1)的第(6)實體位址與第(7)實體位址的資料複製回實體區塊422(D+1)的第(3)實體位址與實體區塊424(D+1)的第(3)實體位址中，之後再將對應此主機寫入指令的資料寫入至實體單元430(D+1)的實體區塊422(D+1)的第(4)實體位址中。並且，暫存於中途快取實體單元430(D+2)的中途快取實體區塊422(D+2)的第(2)實體位址與中途快取實體區塊424(D+2)的第(2)實體位址中的資料會被標記為無效資料。同樣的，實體區塊422(D+1)與實體區塊424(D+1)是分別地屬於第一區塊面412與第二區塊面414，因此微處理器單元202會同步地將對應實體單元430(D+1)的第(6)實體位址與第(7)實體位址的資料程式化至實體區塊422(D+1)的第(3)實體位址與實體區塊424(D+1)的第(3)實體位址中。基此，寫入資料的時間可有效地被縮短。
在本範例實施例中，當中途快取實體單元所對應的實體單元的實體位址已被寫滿資料時，微處理器單元202會對此中途快取實體單元進行抹除操作，並且將已抹除的實體單元關聯至備用區304b。值得一提的是，在快閃記憶體裝置100的運作期間，微處理器單元202可為多個邏輯單元所映射之實體單元配置中途快取實體單元。也就是說，在備用區304b有足夠可用實體區塊下，微處理器單元202可分別地為多個邏輯單元所映射之實體單元配置中途快取實體單元，以提升寫入資料的速度。
綜合上述範例，微處理器單元202會先將欲程式化至慢速實體位址的小資料暫存於對應的中途快取實體單元的快速實體位址中，並且當暫存的小資料的數量達到一預定值時再使用同步程式化的方式將對應於多個慢速實體位址的小資料一起寫入至實體單元中，由此提升資料寫入的效率。值得一提是在上述範例，由於快閃記憶體晶片106為2層記憶胞快閃記憶體晶片，因此，當在實體單元中連續寫入2筆屬於慢速實體位址的資料時，微處理器單元202就會將暫存的小資料寫入至對應的實體位址中。基此，此預定值是設定為2。然而，必須瞭解的是，本發明不限於此，此預定值可因不同的多層記憶體快閃記憶體晶片而對應的設定為其他適當的數值。
例如，以上述圖6~圖10所述的主機寫入指令為例，在本範例實施例中，程式化5個主機系統指令所需的時間包括程式化5個快速實體位址的時間以及程式化1個慢速實體位址的時間。然而，在同樣的例子中，在傳統的寫入方法中，程式化5個主機系統指令所需的時間包括程式化3個快速實體位址的時間以及程式化2個慢速實體位址的時間。如上所述，由於寫入資料至快速實體位址的時間是遠快於寫入資料至慢速實體位址的時間。因此，相較於傳統的資料寫入方法，在多執行2次程式化快速實體位址而能節省1次程式化慢速實體位址的情況下，本範例實施例的快閃記憶體儲存裝置100能夠大幅縮短寫入資料所需的時間。
依據上述原理，在3層記憶胞(three bits per cell)或其他數目多層記憶胞之MLC NAND型快閃記憶體中，亦可將要寫入慢速實體位址之資料先暫存至中速或快速實體位址，或將要寫入慢速或中速實體位址之資料先暫存至快速實體位址。之後，當暫存於快速實體位址的資料的大小相等於多頁面複製回存(multi-plane copyback)指令或多頁面寫入指令(multi-plane program)指令可在一次寫入程序內寫入之預定實體位址數目時，再利用多頁面複製回存指令或多頁面寫入來將所暫存的資料寫入至對應的中速實體位址或慢速實體位址中。
同樣地，在另一範例實施例中，在3層記憶胞(three bits per cell)或其他數目多層記憶胞之MLC NAND型快閃記憶體中，亦可將要寫入慢速、實體位址之資料先暫存至中速或快速實體位址，或將要寫入慢速或中速實體位址之資料先暫存至快速實體位址。之後，當暫存於快速實體位址的資料的大小不小於二個頁面時，再利用交錯模式(interleave mode)將此等實體位址的資料以部分同步方式從快速實體位址寫入至對應的中速實體位址或慢速實體位址中。
圖15是根據本發明一範例實施例所繪的資料寫入的流程圖。
請參照圖15，在步驟S1501中微處理器單元202從主機系統1000接收主機寫入指令與對應此主機寫入指令的資料。
在步驟S1503中微處理器單元202依據此主機寫入指令對應的邏輯位址判斷此邏輯位址所屬的邏輯單元，並且依據邏輯單元-實體單元映射表獲知此邏輯單元所映射之實體單元，並且在步驟S1505中微處理器單元202判斷對應此主機寫入指令的資料是否為小資料。
倘若對應此主機寫入指令的資料非為小資料，則在步驟S1507中微處理器單元202會執行一般寫入操作程序(如圖5B~5C所示)將此資料寫入至所映射的實體單元中。
倘若在步驟S1505中判斷對應此主機寫入指令的資料為小資料，則在步驟S1509中微處理器單元202會判斷此資料所對應的實體位址(即，此主機寫入指令對應的邏輯位址所映射之實體位址)是否為快速實體位址。倘若此資料所對應的實體位址為快速實體位址，則在步驟S1511中微處理器單元202會判斷是否存有對應此邏輯單元所映射之實體單元的中途快取實體單元。
倘若無存有對應此邏輯單元所映射之實體單元的中途快取實體單元時，則在步驟S1513中微處理器單元202會將資料直接寫入至此資料所對應的實體位址中(如圖6與圖7的運作所示)。
倘若存有對應此邏輯單元所映射之實體單元的中途快取實體單元時，則在步驟S1515中微處理器單元202會判斷在對應的中途快取實體單元中是否存有有效資料(即，對應此主機寫入指令之實體位址之前之實體位址的有效資料是否被暫存於對應的中途快取實體單元中)。
倘若在步驟S1515中判斷在對應的中途快取實體單元中無存有有效資料時，則步驟S1517微處理器單元202會將資料直接寫入至此資料所對應的實體位址中(如圖11的運作所示)。倘若在對應的中途快取實體單元中存有有效資料時，則在步驟S1519中微處理器單元202會從對應的中途快取實體單元中複製有效資料至此邏輯單元所映射之實體單元，並且之後將資料寫入至此資料所對應的實體位址中(如圖10的運作所示)。
倘若在步驟S1509中判斷此資料所對應的實體位址非為快速實體位址，則在步驟S1521中微處理器單元202會判斷是否存有對應此邏輯單元所映射之實體單元的中途快取實體單元。倘若存有對應此邏輯單元所映射之實體單元的中途快取實體單元時，則在步驟S1523中微處理器單元202會將資料暫存於至此中途快取實體單元的快速實體位址中(如圖9、圖12與圖13的運作所示)。
倘若在步驟S1521中判斷無存有對應此邏輯單元所映射之實體單元的中途快取實體單元時，則在步驟S1525中微處理器單元202會從備用區304b中提取一個實體單元作為對應的中途快取實體單元，並且將資料暫存於至所提取之中途快取實體單元的快速實體位址中(如圖8的運作所示)。
綜上所述，本發明範例實施例的資料寫入方法會將對應慢速實體位址的多筆小資料暫存於中途快取實體單元的快速實體位址中，並且之後藉由同步地於多個區塊面的實體區塊中執行程式化指令以將此些小資料以平行的方式寫入至對應的慢速實體位址中。基此，寫入資料所需的時間可有效地被縮短，進而快閃記憶體儲存裝置的效能可有效地被提升。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1000．．．主機系統
1100．．．電腦
1102．．．微處理器
1104．．．隨機存取記憶體
1106．．．輸入/輸出裝置
1108．．．系統匯流排
1110．．．資料傳輸介面
1202．．．滑鼠
1204．．．鍵盤
1206．．．顯示器
1208．．．印表機
1212．．．隨身碟
1214．．．記憶卡
1216．．．固態硬碟
1310．．．數位相機
1312．．．SD卡
1314．．．MMC卡
1316．．．記憶棒
1318．．．CF卡
1320．．．嵌入式儲存裝置
100．．．快閃記憶體儲存裝置
102．．．連接器
104．．．快閃記憶體控制器
106．．．快閃記憶體晶片
108．．．資料匯流排
110．．．晶片致能接腳
202．．．微處理器單元
204．．．記憶體管理單元
206．．．主機介面單元
208．．．快閃記憶體介面單元
252．．．緩衝記憶體
254．．．電源管理單元
256．．．錯誤校正單元
402．．．快閃記憶體晶粒
412．．．第一區塊面
414．．．第二區塊面
422(0)~422(N)、424(0)~424(N)．．．實體區塊
430(0)~430(N)．．．實體單元
460(0)～460(H)．．．邏輯單元
302．．．系統區
304．．．儲存區
304a．．．資料區
304b．．．備用區
306．．．取代區
S1501、S1503、S1505、S1507、S1509、S1511、S1513、S1515、S1517、S1519、S1521、S1523、S1525．．．資料寫入的步驟
圖1A是根據本發明一範例實施例繪示使用快閃記憶體儲存裝置的主機系統。
圖1B是根據本發明範例實施例所繪示的電腦、輸入/輸出裝置與快閃記憶體儲存裝置的示意圖。
圖1C是根據本發明另一範例實施例所繪示的主機系統與快閃記憶體儲存裝置的示意圖。
圖2是繪示圖1A所示的快閃記憶體儲存裝置的概要方塊圖。
圖3是根據本發明一範例實施例所繪示的快閃記憶體控制器的概要方塊圖。
圖4A是根據本發明一範例實施例所繪示的快閃記憶體晶片的概要方塊圖。
圖4B是根據本發明一範例實施例所繪示的實體區塊的概要方塊圖。
圖5A~5D根據本發明一範例實施例繪示管理快閃記憶體晶片的示意圖。
圖6~14是根據本發明一範例實施例所繪示之寫入連續小資料的範例。
圖15是根據本發明一範例實施例所繪的資料寫入的流程圖。
S1501、S1503、S1507、S1509、S1511、S1513、S1515、S1517、S1519、S1521、S1523、S1525．．．資料寫入的步驟

Claims (27)

  1. 一種快閃記憶體儲存系統，包括：一快閃記憶體晶片，具有多個實體區塊，每一該些實體區塊具有多個實體位址，該些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至該些快速實體位址的速度快於寫入資料至該些慢速實體位址的速度；以及一快閃記憶體控制器，耦接至該快閃記憶體晶片，用以執行至少下列程序：從一主機系統中接收多筆第三資料並且將該些第三資料暫存至該些快速實體位址中，其中該些第三資料之寫入位址是對應至該些慢速實體位址；以及當暫存至該些快速實體位址中的該些第三資料之數量達到一預定值時，將該些第三資料中之至少二筆第三資料的至少一部分以一同步方式寫入至該些第三資料對應的該些慢速實體位址中，其中該預定值不小於2。
  2. 如申請專利範圍第1項所述之快閃記憶體儲存系統，其中該快閃記憶體晶片包括多個區塊面，並且每一該些實體區塊屬於該些區塊面的其中之一，其中該些第三資料對應的該些慢速實體位址是屬於該些區塊面之中不同的區塊面。
  3. 如申請專利範圍第1項所述之快閃記憶體儲存系統，其中該快閃記憶體晶片包括多個快閃記憶體晶粒，且每一該些實體區塊屬於該些快閃記憶體晶粒的其中之一，其中該些第一資料對應的該些慢速實體位址是屬於該些快閃記憶體晶粒之中不同的快閃記憶體晶粒。
  4. 如申請專利範圍第2項所述之快閃記憶體儲存系統，更包括一資料匯流排，其中該快閃記憶體控制器透過該資料匯流排耦接至該些區塊面。
  5. 如申請專利範圍第1項所述之快閃記憶體儲存系統，其中從該主機系統中接收該些第三資料並且將該些第三資料暫存至該些快速實體位址中的程序包括：(a)從該主機系統中接收一筆資料；(b)判斷該筆資料是否對應至該些慢速實體位址，且當該筆資料對應至該些慢速實體位址中時，將該筆資料識別為該些第三資料的其中之一且暫存至該些快速實體位址中；以及(c)判斷暫存至該些快速實體位址中的該些第三資料之數量是否達到該預定值，並且倘若暫存至該些快速實體位址中的該些第三資料之數量未達到該預定值時執行步驟(a)與步驟(b)。
  6. 一種快閃記憶體儲存系統，包括：一快閃記憶體晶片，具有一第一區塊面與一第二區塊面，其中該第一區塊面與該第二區塊面分別地包括多個實體區塊，每一該些實體區塊具有多個實體位址，該些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至該些快速實體位址的速度快於寫入資料至該些慢速實體位址的速度；一連接器，用以耦接至一主機系統；以及一快閃記憶體控制器，耦接至該快閃記憶體晶片與該連接器，用以執行至少下列動作：將該第一區塊面與該第二區塊面的該些實體區塊分組為多個實體單元並且將部分的該些實體單元分組為一資料區與一備用區，其中每一該些實體單元包括該第一區塊面的該些實體區塊的其中之一與該第二區塊面的該些實體區塊的其中之一；從該主機系統中接收對應一第一主機寫入指令的一第一資料，其中該第一資料對應該些實體單元之中一第一實體單元的一第一實體區塊，並且該第一實體單元的該第一實體區塊屬於該第一區塊面；從該備用區的該些實體單元之中選取一個實體單元作為對應該第一實體單元的一中途快取實體單元；判斷該第一資料是否為一小資料並且對應該第一實體單元的該第一實體區塊的該些慢速實體位址之中的一第一慢速實體位址；以及當該第一資料為該小資料且對應該第一慢速實體位址時，將該第一資料暫存於該中途快取實體單元的一第一實體區塊的該些快速實體位址的其中之一中，其中該中途快取實體單元的該第一實體區塊屬於該第一區塊面。
  7. 如申請專利範圍第6項所述之快閃記憶體儲存系統，其中該快閃記憶體控制器更用以執行下列動作：從該主機系統中接收對應一第二主機寫入指令的一第二資料，其中該第二資料對應該些實體單元之中該第一實體單元的一第二實體區塊，並且該第一實體單元的該第二實體區塊屬於該第二區塊面；判斷該第二資料是否為一小資料且對應該第一實體單元的該第二實體區塊的該些慢速實體位址之中的一第二慢速實體位址；以及當該第二資料為該小資料且該第二資料對應該第二慢速實體位址時，將該第二資料暫存於該中途快取實體單元的一第二實體區塊的該些快速實體位址的其中之一中，其中該中途快取實體單元的該第二實體區塊屬於該第二區塊面。
  8. 如申請專利範圍第7項所述之快閃記憶體儲存系統，其中該快閃記憶體控制器更用以執行下列動作：從該中途快取實體單元中讀出該第一資料與該第二資料並且將該第一資料與該第二資料分別地寫入至該第一慢速實體位址與該第二慢速實體位址中，其中至少部分的該第一資料與至少部分的該第二資料是以一同步方式被寫入至該第一慢速實體位址與該第二慢速實體位址中。
  9. 如申請專利範圍第8項所述之快閃記憶體儲存系統，其中該快閃記憶體控制器更用以執行下列動作：當該第一實體單元已被寫滿資料時，對該中途快取實體單元執行一抹除操作並且將該中途快取實體單元關聯至該備用區中。
  10. 如申請專利範圍第8項所述之快閃記憶體儲存系統，其中該快閃記憶體控制器更用以使用一複製回存指令從該中途快取實體單元中讀出該第一資料與該第二資料並且以該同步方式將該第一資料與該第二資料分別地寫入至該第一慢速實體位址與該第二慢速實體位址中。
  11. 一種快閃記憶體控制器，用於寫入多筆資料至一快閃記憶體晶片，其中該快閃記體晶片具有多個實體區塊，每一該些實體區塊具有多個實體位址，該些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至該些快速實體位址的速度快於寫入資料至該些慢速實體位址的速度，該快閃記憶體控制器包括：一微處理器單元；一快閃記憶體介面單元，耦接至該微處理器單元，用以耦接至該快閃記憶體晶片；以及一記憶體管理單元，耦接至該微處理器單元，其中該記憶體管理單元具有複數個程式碼用以供該微處理器單元執行至少下列程序：從一主機系統中接收多筆第三資料並且將該些第三資料暫存至該些快速實體位址中，其中該些第三資料之寫入位址是對應至該些慢速實體位址；以及當暫存至該些快速實體位址中的該些第三資料之數量達到一預定值時，將該些第三資料中之至少二筆第三資料的至少一部分以一同步方式寫入至該些第三資料對應的該些慢速實體位址中，其中該預定值不小於2。
  12. 如申請專利範圍第11項所述之快閃記憶體控制器，其中該快閃記憶體晶片包括多個區塊面，並且每一該些實體區塊屬於該些區塊面的其中之一，其中該些第一資料對應的該些慢速實體位址是屬於該些區塊面之中不同的區塊面。
  13. 如申請專利範圍第11項所述之快閃記憶體控制器，其中該快閃記憶體晶片包括多個快閃記憶體晶粒，且每一該些實體區塊屬於該些快閃記憶體晶粒的其中之一，其中該些第一資料對應的該些慢速實體位址是屬於該些快閃記憶體晶粒之中不同的快閃記憶體晶粒。
  14. 如申請專利範圍第12項所述之快閃記憶體控制器，其中該快閃記憶體介面單元透過一資料匯流排耦接至該些區塊面。
  15. 如申請專利範圍第13項所述之快閃記憶體控制器，其中從該主機系統中接收該些第三資料並且將該些第三資料暫存至該些快速實體位址中的程序包括：(a)從該主機系統中接收一筆資料；(b)判斷該筆資料是否對應至該些慢速實體位址，且當該筆資料對應至該些慢速實體位址中時，將該筆資料識別為該些第三資料的其中之一且暫存至該些快速實體位址中；以及(c)判斷暫存至該些快速實體位址中的該些第三資料之數量是否達到該預定值，並且倘若暫存至該些快速實體位址中的該些第三資料之數量未達到該預定值時執行步驟(a)與步驟(b)。
  16. 一種快閃記憶體控制器，用於寫入多筆資料至一快閃記憶體晶片，其中該快閃記體晶片具有一第一區塊面與一第二區塊面，該第一區塊面與該第二區塊面分別地包括多個實體區塊，每一該些實體區塊具有多個實體位址，該些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至該些快速實體位址的速度快於寫入資料至該些慢速實體位址的速度，該快閃記憶體控制器包括：一微處理器單元；一快閃記憶體介面單元，耦接至該微處理器單元，用以耦接至該快閃記憶體晶片；一主機介面單元，耦接至該微處理器單元，用以耦接至一主機系統；以及一記憶體管理單元，耦接至該微處理器單元，其中該記憶體管理單元具有複數個程式碼用以供該微處理器單元執行至少下列程序：將該第一區塊面與該第二區塊面的該些實體區塊分組為多個實體單元並且將部分的該些實體單元分組為一資料區與一備用區，其中每一該些實體單元包括該第一區塊面的該些實體區塊的其中之一與該第二區塊面的該些實體區塊的其中之一；從該主機系統中接收對應一第一主機寫入指令的一第一資料，其中該第一資料對應該些實體單元之中一第一實體單元的一第一實體區塊，並且該第一實體單元的該第一實體區塊屬於該第一區塊面；從該備用區的該些實體單元之中選取一個實體單元作為對應該第一實體單元的一中途快取實體單元；判斷該第一資料是否為一小資料且對應該第一實體單元的該第一實體區塊的該些慢速實體位址之中的一第一慢速實體位址；以及當該第一資料為該小資料且對應該第一慢速實體位址時，將該第一資料暫存於該中途快取實體單元的一第一實體區塊的該些快速實體位址的其中之一中，其中該中途快取實體單元的該第一實體區塊屬於該第一區塊面。
  17. 如申請專利範圍第16項所述之快閃記憶體控制器，其中該微處理器單元更用以執行至少下列動作：從該主機系統中接收對應一第二主機寫入指令的一第二資料，其中該第二資料對應該些實體單元之中該第一實體單元的一第二實體區塊，並且該第一實體單元的該第二實體區塊屬於該第二區塊面；判斷該第二資料是否為一小資料且對應該第一實體單元的該第二實體區塊的該些慢速實體位址之中的一第二慢速實體位址；以及當該第二資料為該小資料且對應該第二慢速實體位址時，將該第二資料暫存於該中途快取實體單元的一第二實體區塊的該些快速實體位址的其中之一中，其中該中途快取實體單元的該第二實體區塊屬於該第二區塊面。
  18. 如申請專利範圍第17項所述之快閃記憶體控制器，其中該微處理器單元更用以執行下列動作：從該中途快取實體單元中讀出該第一資料與該第二資料並且將該第一資料與該第二資料分別地寫入至該第一慢速實體位址與該第二慢速實體位址中，其中至少部分的該第一資料與至少部分的該第二資料是以一同步方式被寫入至該第一慢速實體位址與該第二慢速實體位址中。
  19. 如申請專利範圍第18項所述之快閃記憶體控制器，其中該微處理器單元更用以執行下列動作：當該第一實體單元已被寫滿資料時，對該中途快取實體單元執行一抹除操作並且將該中途快取實體單元關聯至該備用區中。
  20. 如申請專利範圍第18項所述之快閃記憶體控制器，其中該該微處理器單元更用以使用一複製回存指令從該中途快取實體單元中讀出該第一資料與該第二資料並且以該同步方式將該第一資料與該第二資料分別地寫入至該第一慢速實體位址與該第二慢速實體位址中。
  21. 一種資料寫入方法，用於將來自於一主機系統的多筆資料寫入至一快閃記憶體晶片中，其中該快閃記體晶片具有多個實體區塊，每一該些實體區塊具有多個實體位址，該些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至該些快速實體位址的速度快於寫入資料至該些慢速實體位址的速度，該資料寫入方法包括：從一主機系統中接收多筆第三資料並且將該些第三資料暫存至該些快速實體位址中，其中該些第三資料之寫入位址是對應至該些慢速實體位址；以及當暫存至該些快速實體位址中的該些第三資料之數量達到一預定值時，將該些第三資料中之至少二筆第三資料的至少一部分以一同步方式寫入至該些第三資料對應的該些慢速實體位址中，其中該預定值不小於2。
  22. 如申請專利範圍第21項所述之資料寫入方法，其中從該主機系統中接收該些第三資料並且將該些第三資料暫存至該些快速實體位址中的步驟包括：(a)從該主機系統中接收一筆資料；(b)判斷該筆資料是否對應至該些慢速實體位址，且當該筆資料對應至該些慢速實體位址中時，將該筆資料識別為該些第三資料的其中之一且暫存至該些快速實體位址中；以及(c)判斷暫存至該些快速實體位址中的該些第三資料之數量是否達到該預定值，並且倘若暫存至該些快速實體位址中的該些第三資料之數量未達到該預定值時執行步驟(a)與步驟(b)。
  23. 一種資料寫入方法，用於將來自於一主機系統的多筆資料寫入至一快閃記憶體晶片中，其中該快閃記體晶片具有一第一區塊面與一第二區塊面，該第一區塊面與該第二區塊面分別地包括多個實體區塊，每一該些實體區塊具有多個實體位址，該些實體位址包括多個快速實體位址與多個慢速實體位址，並且寫入資料至該些快速實體位址的速度快於寫入資料至該些慢速實體位址的速度，該資料寫入方法包括：將該第一區塊面與該第二區塊面的該些實體區塊分組為多個實體單元並且將部分的該些實體單元分組為一資料區與一備用區，其中每一該些實體單元包括該第一區塊面的該些實體區塊的其中之一與該第二區塊面的該些實體區塊的其中之一；從該主機系統中接收對應一第一主機寫入指令的一第一資料，其中該第一資料對應該些實體單元之中一第一實體單元的一第一實體區塊，並且該第一實體單元的該第一實體區塊屬於該第一區塊面；從該備用區的該些實體單元之中選取一個實體單元作為對應該第一實體單元的一中途快取實體單元；判斷該第一資料是否為一小資料且對應該第一實體單元的該第一實體區塊的該些慢速實體位址之中的一第一慢速實體位址；以及當該第一資料為該小資料且對應該第一慢速實體位址時，將該第一資料暫存於該中途快取實體單元的一第一實體區塊的該些快速實體位址的其中之一中，其中該中途快取實體單元的該第一實體區塊屬於該第一區塊面。
  24. 如申請專利範圍第23項所述之資料寫入方法，更包括：從該主機系統中接收對應一第二主機寫入指令的一第二資料，其中該第二資料對應該些實體單元之中該第一實體單元的一第二實體區塊，並且該第一實體單元的該第二實體區塊屬於該第二區塊面；判斷該第二資料是否為一小資料且對應該第一實體單元的該第二實體區塊的該些慢速實體位址之中的一第二慢速實體位址；以及當該第二資料為該小資料且對應該第二慢速實體位址時，將該第二資料暫存於該中途快取實體單元的一第二實體區塊的該些快速實體位址的其中之一中，其中該中途快取實體單元的該第二實體區塊屬於該第二區塊面。
  25. 如申請專利範圍第24項所述之資料寫入方法，更包括：從該中途快取實體單元中讀出該第一資料與該第二資料並且將該第一資料與該第二資料分別地寫入至該第一慢速實體位址與該第二慢速實體位址中，其中至少部分的該第一資料與至少部分的該第二資料是以一同步方式被寫入至該第一慢速實體位址與該第二慢速實體位址中。
  26. 如申請專利範圍第25項所述之資料寫入方法，更包括：當該第一實體單元已被寫滿資料時，對該中途快取實體單元執行一抹除操作並且將該中途快取實體單元關聯至該備用區中。
  27. 如申請專利範圍第25項所述之資料寫入方法，其中從該中途快取實體單元中讀出該第一資料與該第二資料並且將該第一資料與該第二資料分別地寫入至該第一慢速實體位址與該第二慢速實體位址中的步驟包括：使用一複製回存指令從該中途快取實體單元中讀出該第一資料與該第二資料並且以該同步方式將該第一資料與該第二資料分別地寫入至該第一慢速實體位址與該第二慢速實體位址中。
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