TWI280507B - A method, system, and apparatus for improving multi-core processor performance - Google Patents

Description

1280507 (1) 九、發明說明 【發明所屬之技術領域】 本揭示係相關於電力管理領域，尤其是相關於不管電 力限制如何都還是能夠用以改進多核心處理器效能之新方 法和裝置。 【先前技術】 電力管理方案可減少電力消耗以在諸如伺服器、膝上 型電腦、處理器、和桌上型電腦等各種系統和整合性裝置 類型上達成低電力應用。典型上，在系統和整合性裝置上 使用軟體方法以支援多電力狀態進行最佳化至少部分以中 央處理單元（CPU )作用爲主的效能。 現存的電力管理方案不是減少電壓就是頻率或減少二 者以降低電力消耗。然而，如此導致總效能降低。另外， 某些方法結合類比設計，但是此種類比設計有著暫態工作 負載、校準、和調諧等迴路穩定性的各種問題。 隨著具有多核心的處理器之引進，電力管理變成相當 重要的議題，因爲在高頻率和電壓上的核心操作增加及需 要遵守諸如熱限、最大電流、和Vcc範圍等各種電力限制 〇 【發明內容及實施方式】 下面說明提供不管電力限制如何都還是能夠用於改進 多核心處理效能之方法和裝置。在下面說明中，爲了更加 全面瞭解本發明，陳述許多特定的細節。但是精於本技藝 -5 - 1280507 (2) 之人士應明白沒有此種特定細節也可實施本發明。精於本 技藝之人士利用本說明將可不必進行過多的實驗就可實施 適當的邏輯電路。 如上述，在遵守電力限制的同時存在著改進處理器效 能的問題。現存的方法犧牲總效能以降低電壓或頻率。對 照之下，申請專利範圍的主題在遵守電力限制的同時改進 總效能。例如，”限量供應處理器系統的執行核心數目”槪 念可由於使對在核心等待完成的記憶體異動時閒置之核心 時脈失效而增加頻率。例如，申請專利範圍的主題利用由 於使對核心的時脈失效之處理器核心的閒置時間週期，使 得浪費較少時間。如此，由於電力浪費減少，所以可利用 較高頻率。在一實施例中，針對工作負載計算適當的執行 核心限制。另外，在相同的實施例中，執行核心的數目小 於或等於有效和現成的串列數目。串列是特定應用的獨立 指令集。 在一實施例中，申請專利範圍的主題有助於依據預測 在所有核心上全體共同執行的串列之作用位準選擇電壓/ 頻率操作點。例如，TPC_C串列係作用時間的5 0-60%而 花掉40-50%的時間閒置著等待被完成的記憶體參照。在 此種環境中，在一實施例中，可具體指定執行核心限制爲 晶錠上的核心總數之6 0 % ;在此例中，若有8核心，可設 定執行核心限制爲五。然後具體指定電壓—頻率操作點對 應於每次只有五核心在作用而三核心非作用（低電力狀態 ):如此，操作頻率明顯高於具體指定使所有八核心同時 -6 - 1280507 (3) 作用之操作頻率。核心限量供應邏輯限制晶錠的操作，保 證在任何指定時刻不會有五個以上的核心（在此例中）在 作用。收集有關等待和限量供應佇列的佔有期之統計（將 更進一步連同圖1 一起討論）；常常分析這些統計以決定 是否應改變操作點（執行核心限制和其相關電壓/頻率對 )。若等待佇列將要空了而限量供應佇列將要滿了，則表 示如此做核心沒有進展，爲了改進效能需要提高執行核心 限制和減少電壓/頻率；相反地，若限量供應佇列快空了 而等待佇列將要滿了，則表示藉由減少執行核心限制和增 加電壓/頻率點可增加效能。 圖1爲根據實施例所利用的方法流程圖。在一實施例 中，流程圖描述圖的方法。 在相同實施例中，狀態圖圖解說明系統中的處理器核 心之預定狀態機構。在此相同實施例中，狀態機構有助於 ”核心的限量供應”以由於使對等待完成的記憶體異動之核 心的時脈失效而改進處理器效能。 在一實施例中，狀態圖具有四個明確狀態，諸如核心 未指定狀態202、執行狀態204、限量供應FIFO佇列狀態 206、及等待狀態208。最初，核心未指定狀態被定義如 下：每一核心都未具有指定串列。接著，在核心具有指定 給它的串列時，申請專利範圍的主題遞移到限量供應 FIFO佇列狀態206。在一實施例中，FIFO被定義成先進 先出。 當遞移到限量供應FIFO佇列狀態，決定在執行核心 1280507 (4) 數目和執行核心限制（E C L )之間的比較。在一實施例中 ，處理器或系統規格決定適當的執行核心限制以便遵守熱 限。在一實施例中，藉由申請書稍後說明的公式決定ECL 。若執行核心數目小於E C L，則一旦核心是在f IF Ο佇列 中處理的下一個，就將特別核心遞移到執行狀態204。否 則，核心維持在限量供應FIFO佇列狀態206。 當進入執行狀態，除非諸如記憶體參照或過熱事件、 及/或公平暫停等事件發生，否則核心維持在此狀態。例 如，可利用公平暫停防止可能的活性閉鎖狀態。在本文中 ，記憶體參照意指對未駐在耦合於處理器的任何快取記憶 體中（’在所有快取記憶體中所缺乏的’）之特別記憶體位 址的讀或寫操作。因此，開始到主記憶體存取。 若如上述有事件發生，則核心遞移到等待狀態208。 當完成事件，核心遞移到限量供應FIFO佇列狀態。在狀 態204，206,及208之間的此循環順序發生直到完成特定 串列爲止。當完成串列’核心遞移到核心未指定狀態。 然而，申請專利範圍的主題並不侷限於狀態圖中的這 四個明確狀態。申請專利範圍的主題支援不同狀態總數。 圖1僅圖解限制執行核心數目小於可得到的串列數目之例 子。另一選擇是，可由另一佇列狀態取代等待狀態。另外 ，其他狀態圖實施例可允許核心有許多優先位準，並且依 據引起離開執行狀態（記憶體等待、熱等待、ACPI等待 等）的事件本質具有不同的佇列。 典型上，核心執行記憶讀取或寫入操作及接著執行依 -8 - 1280507 (5) 據那操作的操作（例如，使用由記憶讀取操作折回的資料 )。接著，核心”失速，，等待那將完成的記憶體操作。在此 種例子中，確立一到表示其失速的中央核心限量供應邏輯 之信號；此表示其有資格被核心限量供應邏輯將它失效。 核心限量供應邏輯藉由使考慮中的核心”打個盹”加以反應 此信號-—確立一，’打個盹”的信號到核心，如此使核心 可封鎖指令問題，然後遞移到（快取連貫）低電力狀態。 而且，核心限量供應邏輯放置一那核心的識別符號在等待 佇列中。當記憶體操作完成時，核心不確立”失速”信號； 核心限量邏輯藉由自等待佇列移動那核心的識別符號到限 量供應佇列反應此。若目前執行（不”打個盹”）核心的數 目小於或等於執行核心限制，則核心限量邏輯自邏輯限量 佇列移開最舊的識別符號，及不確立那核心的”打個盹”信 號。 圖2爲根據實施例所利用的條狀圖。在一實施例中’ 條狀圖描述由Monte Carlo爲各種工作負載所模擬計算出 執行1 6核心多處理器所花費的百分比時間。獨立軸圖解 說明2,4，6，10，12，14,及16的ECL。另外，也有在不同 工作負載中每一 ECC的條狀圖，模擬有1°/。，30%, 40%，及 50%的記億體參照工作循環（有關於執行時間）。 分析50%記憶體參照工作循環係強調百分比時間執行 飽和在50%。如此，當ECL等於有效的串列數目時，處 理記憶體參照係花費執行時間的一半。 圖3爲根據實施例所利用的條狀圖。除了圖2之外， -9 - 1280507 (6) 圖3還圖解說明由於百分比時間執行和頻率的乘積所計算 出的總效能。總效能又說明頻率與ECL成比。如上述， 因爲當減少執行核心數目時會此關係，如此可降低電力的 浪費。因此，可增加頻率以維持在穩態熱限。 另外，圖3描述就3 0%記憶體參照工作循環而言，最 大百分比時間執行是70%。另外，飽和極限和串列數目的 乘積劃分出飽和開始的界線。飽和的開始是特別重要的一 點，因爲這是改進或最理想效能的區域。 在一實施例中，利用自我最佳化公式決定適當ECL。 在公式中，N描述具有內容的串列數目；％E描述百分比 執行時間；及％M描述百分比記憶體參照時間。公式爲： int ( N X ( %E + %M ))) 圖4爲根據一實施例的裝置。在一實施例中，裝置描 述具有個別耦合於第三階（L3)快取記憶體的獨立堆積之 複數處理器4 1 0的多核心處理器系統。在同一實施例中， 複數四匯流排形成兩兩計數循環”環”-一順時針方向的要求 /回應（REQ0/RSP0)環（ 402和404 )，及逆時針方向的 要求 / 回應（REQ1/RSP1)環（ 406 和 408) °，，P，，s 和”C”s 之間的循環表示每一環的一對狀態裝置。如此，一組圓形 導管被用於自每一處理器核心/快取堆積通過資訊到任何 其他處理器核心/快取堆積。系統介面邏輯包含記憶體 DIMMs的記憶體控制器，處理到其他處理器晶錠及/或 -10- 1280507 (7) I/O子系統的互連連結之路由器邏輯，及分類其他系統控 制邏輯（含中央核心限量供應控制器）。 儘管已說明某些示範性實施例並且圖不在附圖中，但 是應明白此種實施例僅作爲圖解說明並不能限制廣泛的發 明範圍，及應明白本發明並不侷限於所圖示和說明的特定 限制和配置，所以精於本技藝之人士在硏讀本揭示時可出 現各種其他修正。 【圖式簡單說明】 利用範例和附圖中的圖式圖解說明本發明，但並非限 制。 匱！ 1爲根據實施例所利用的方法流程圖。 圖2爲根據實施例所利用的條狀圖。 ® 3爲根據實施例所利用的條狀圖。· 圖4爲根據一實施例的裝置。 【主要元件符號說明】 202 核心未指定狀態 204 執行狀態 206 限量供應FIFO佇列狀態 208 等待狀態 402 要求環 404 回應環 406 要求環 -11 - 1280507 (8) 408 回應環 410 處理器

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Claims (1)

1280507 --- $、月。曰修dp正替換頁 ⑴ wV 么__ 十、申請專利範圍 附件2A·· 第93 1 20990號專利申請案 中文申請專利範圍替換本 民國95年12月1曰修正 1 · 一種用於使到複數處理器核心的至少一處理器核心 之時脈失效的方法，包含： 至少部分依據工作負載計算執行核心限制； 執行有效串列數目η，其中η是整數， 使處理器核心數目m生效，其中m是整數並且小於 或等於有效串列數目η。 2 ·根據申請專利範圍第1項之方法，其中在處理器核 心等待記憶體操作的閒置時間週期中使到至少一處理器的 時脈失效。 3 .根據申請專利範圍第1項之方法，其中使到至少一 處理器核心的時脈失效可減少電力消耗。 4.根據申請專利範圍第1項之方法，其中使到至少一 處理核心的時脈失效能夠增加該處理器核心的操作效率。 5 . —種用於爲複數處理器核心的至少一處理器核心選 擇電壓和頻率操作點之方法，包含： 預測在所有複數處理器核心上執行的複數串列之作用 位準； 至少部分依據作用位準使複數處理器核心的一子集生

1280507 (2) 6 ·根據申請專利範圍第5項之方法，其中作用位準係 至少部分依據遵守熱電力考慮的執行核心限制。 7 ·根據申請專利範圍第6項之方法，其中執行核心限 制係至少部分依據下列公式，其中N描述具有內容的串 列數目；％E描述百分比執行時間；及描述百分比記 憶體爹照時間，該公式是： int ( N X ( %E + %M )))。

8 · —種用於複數多核心處理器之複數狀態間協調之裝 置，包含： 第一狀態，用於沒有指定串列的核心； 第二狀態，用於儲存具有指定串列的核心之佇列； 第三狀態，用於使核心可執行串列；及 弟四狀態，用於使核心失效。 9 ·根據申請專利範圍第8項之裝置，其中佇列是先進 先出（FIFO )佇列。

1 〇 ·根據申請專利範圍第8項之裝置’其中若生效核 心數目小於執行核心限制，則核心自第二狀態遞移到第三 狀態。 1 1 ·根據申請專利範圍第1 0項之裝置，其中執行核心 限制係至少部分依據下列公式，其中N描述具有內容的 串列數目；％E描述百分比執行時間；及描述百分比 記憶體參照時間，該公式是： int ( N X ( %E + 0/〇M )))。 1 2 ·根據申請專利範圍第8項之裝置，其中若核心是 -2- 1280507 (3)

在等待完成記憶體操作的閒置時間，則核心自第三狀態遞 移到第四狀態。 1 3 . —種用於複數多核心處理器的狀態圖之方法’包 含： 指定用於沒有指定串列的核心之第一狀態； 指定用於儲存具有指定串列的核心之佇列的第二狀態 比較生效核心數目和執行核心限制，若生效核心數目 小於執行核心限制，則指定用於使核心可執行串列的第三 狀態；及 指定使核心失效的第四狀態。 14.根據申請專利範圍第13項之方法，其中佇列是先 進先出（FIFO )佇列。 1 5 ·根據申請專利範圍第1 3項之方法，其中執行核心 限制係至少部分依據下列公式，其中N描述具有內容的 串列數目；％E描述百分比執行時間；及％M描述百分比 記憶體參照時間，該公式是： int ( N X ( 〇/〇E + %M )))。 16.根據申請專利範圍第13項之方法，其中若核心是 在等待完成記憶體操作的閒置時間，則核心自第三狀態遞 移到第四狀態。 1 7·一種多核心處理器之系統，包含： 至少一多核心處理器，耦合於快取記億體，及耦合於 Μ 0胃時針方向匯流排以接收要求和回應；及 -3- 1280507 (4) I 核心限量供應邏輯，用以管理生效核心數目小於或等 於執行核心限制。 1 8·根據申請專利範圜第1 7項之系統，其中執行核心 限制係至少部分依據下列公式，其中N描述具有內容的 串列數目；％E描述百分比執行時間；及％M描述百分比 記憶體參照時間，該公式是： int ( N X ( %E + %m )))。 19.根據申請專利範圍第17項之系統，另外包含系統 介面，該系統介面具有： 記憶體DIMMs專用的複數記憶體控制器； 路由器邏輯，用以處理到其他處理器晶錠及/或I/O 子系統的互連連結；及 核心限量供應邏輯。 20·根據申請專利範圍第17項之系統，另外包含至少 兩逆時針方向匯流排以接收要求和回應。 2 1 ·根據申請專利範圍第1 7項之系統，其中快取記憶 體是具有複數獨立記憶體堆積的第三階（L3)記憶體。 -4-