CN106598203B - 一种数据密集环境下的单芯片多处理器系统的电源管理方法 - Google Patents

一种数据密集环境下的单芯片多处理器系统的电源管理方法 Download PDF

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Abstract

本发明公开了一种数据密集环境下的单芯片多处理器系统的电源管理方法，通过设计MAR控制器，在MAR控制器中采用模糊逻辑函数、模糊规则和去模糊函数，将I/O等待率、采样周期时间内的用户任务需要的响应时间和执行采样周期时间内任务的时间约束等作为MAR控制器的输入参数；最后输出单芯片多处理器系统的内核频率的调节值并用DVFS方法调节单芯片多处理器的内核频率；根据新的单芯片多处理器的内核频率计算采样周期时间内的用户任务的实际响应时间和实际时间约束值；将上一个采样周期内的用户任务的实际响应时间和实际时间约束值反馈到MAR控制器，通过循环达到保证CMP系统性能和节约功耗的目的。

Description

一种数据密集环境下的单芯片多处理器系统的电源管理方法
技术领域
本发明涉及计算机安全技术领域，具体涉及一种数据密集环境下的单芯片多处理器(Chip multiprocessors，简称CMP)系统电源管理方法，通过考虑I/O等待时间，采用模糊逻辑方法将输入参数值进行模糊化处理并根据结果调节CMP内核频率，达到保证系统性能和减少系统功耗的目的。
背景技术
随着晶体管和半导体技术的进步，多核处理器或CMP在当前处理器市场已经成为一种主流。与此同时，在指令级并行(ILP)和功耗限制，鼓励我们进入高性能和节能的CMP时代。然而，许多关键技术领域仍然有单线程性能增长的需求，即便不考虑上述因素，芯片数量或芯片上的晶体管的数量揭示了功耗的快速增长。因此，如何平衡系统性能和降低功耗是一个关键的问题，需要有效的解决方法。
近年来，基于动态电压和频率调节(Dynamic Voltage and Frequency Scaling，DVFS)的许多电源管理系统策略已经提出并用于CMP系统中。DVFS是用于降低功耗高度有效的技术，已经成功的被应用到平衡中央处理器(Central Processing Unit，CPU)功耗和芯片性能方面。在多核CPU系统(CMP系统)中，由于新的密集数据应用和复杂的进程或线程调度策略，使得DVFS这种粗粒度的管理方法不能直接应用于“CMP”芯片系统中。所以，研究多核CPU电源管理方法有挑战性并有重要意义。
数据密集型应用的约束主要是输入/输出(Input/Output，I/O)操作，I/O操作会影响处理器的性能和功耗，特别，当我们处理数据密集型文件系统时。当我们把I/O因素考虑进去的时候，需要更有效节能的电源管理系统。
发明内容
本发明的目的在于提供一种数据密集环境下的单芯片多处理器系统的电源管理方法，采用模糊逻辑的电源管理策略，将I/0等待时间、响应时间和CMP内核的负载约束，通过隶属函数转换成模糊逻辑值，再通过模糊规则和去模糊函数输出，动态调节CMP内核电压频率，实现保证系统性能并降低系统功耗的目的。
为了达到上述目的，本发明通过以下技术方案实现：一种数据密集环境下的单芯片多处理器系统的电源管理方法，其特征在于，包含以下步骤：
步骤S1：将单芯片多处理器内核的时间划分为输入/输出等待时间、输入/输出忙时间和输入/输出空闲时间，并分别确定输入/输出忙时间的阈值和输入/输出空闲时间的阈值；
步骤S2：根据MAR控制模型确定MAR控制器，以对多个输入信号进行组合变换得出多种输出结果；
步骤S3：根据输入/输出等待时间、输入/输出忙时间的阈值和输入/输出空闲时间的阈值，确定采样时间内单芯片多处理器系统内核的输入/输出等待率、时间约束值及响应时间；
步骤S4：分别确定输入/输出等待率、时间约束值及响应时间的模糊函数；
步骤S5：根据输入/输出等待率、时间约束值、响应时间及单芯片多处理器内核频率确定四参数模糊规则；
步骤S6：在MAR控制器中对输入/输出等待率、时间约束值及响应时间进行模糊化处理，分别获得输入/输出等待率、时间约束值及响应时间的模糊化结果；
步骤S7：根据输入/输出等待率、时间约束值及响应时间的模糊化结果，获得单芯片多处理器内核频率的调节值；
步骤S8：根据单芯片多处理器内核频率的调节值，采用预设调节算法对单芯片多处理器内核频率进行调节；
步骤S9：根据调节后的单芯片多处理器内核频率，获得更新后的时间约束值和响应时间；
步骤S10：判断单芯片多处理器系统的任务是否完成；
若是，则结束整个流程；
若否，则自动调整输入/输出忙时间的阈值和输入/输出空闲时间的阈值，以此更新时间约束值和响应时间后跳转至步骤S6。
所述的步骤S1中输入/输出忙时间的阈值和输入/输出空闲时间的阈值由单芯片多处理器系统的输入/输出设备、单芯片多处理器内核的第一级/第二级缓存命中率决定，并且，当输入/输出等待率小于输入/输出忙时间的阈值表示CPU忙处于支配地位；当输入/输出等待率大于输入/输出空闲时间的阈值时，表示CPU空闲处于支配地位。
所述的步骤S3中输入/输出等待率的计算公式为：
所述的响应时间的计算公式为：
rt＝cb+I/O等待时间
式中，ω表示输入/输出等待率，即采样周期时间内单芯片多处理器内核输入/输出等待时间占响应时间的比率，I/O等待时间表示是指在采样周期时间内单芯片多处理器内核执行任务时，输入/输出操作所花费的时间，rt表示响应时间，即指在采样周期时间内，任务执行实际需要的时间，包括时间约束值和输入/输出等待时间，cb表示时间约束值，即指在采样周期时间内，单芯片多处理器内核需要花费的时间，但不包括输入/输出等待时间，即指在采样周期内内核执行任务时内核运行的时间，不包括执行任务时从内存或外部设备中取数据和存数据等待的时间。
所述的步骤S4中响应时间的模糊函数表示为：
式中，A代表时间响应的模糊集，包括：{PRF，MRE，PRS}，其中：PRF表示响应快，MRE表示响应中等，PRS表示响应慢；δ表示对指定用户在任务执行时限制内核性能衰减的参数，δ的取值0<δ<1；rt表示响应时间；RRT表示采样周期时间内任务要求的执行时间；
时间约束值的模糊函数表示为：
式中，B代表时间约束值的模糊集，包括：{PCS，MCE，PCL}，其中：PCS表示绝对小，MCE表示适中，PCL表示绝对大；cb表示时间约束值；cb0表示时间约束值的峰值；σ表示标准误差；
输入/输出等待率的模糊函数：
式中，C表示输入/输出等待率的模糊集，包括：{PWS，MWE，PWL}，其中：PWS表示绝对小，MWE表示适中，PWL表示绝对大；Th上表示输入/输出忙时间的阈值和Th下表示输入/输出空闲时间的阈值；ω表示输入/输出等待率。
所述的步骤S5中的四参数模糊规则，其去模糊化的方法表示为函数F1：
式中，fi，i的取值为1，2，3，分别表示单芯片多处理器内核频率的低频率、中间频率和高频率；μAi表示响应时间的模糊函数；μBi表示时间约束值的模糊函数；μCi表示输入/输出等待率的模糊函数。
所述的步骤S8中的预设调节算法为
一种基于CPU忙-空闲模型的CPU动态电压频率调节方法，即在CPU忙时调高内核频率，速度加快，功耗也增加；在CPU空闲时调低CPU内核频率，速度降低，功耗也减少，达到保证系统性能和减少功耗的目的。
所述的S10中的输入/输出忙时间的阈值和输入/输出空闲时间的阈值在单芯片多处理器系统运行过程中自调节的方法为：
当rt＞RRT(1+δ)，ω≤Th上，Th上自动更新；
式中，rt表示响应时间，RRT表示采样周期时间内任务要求的执行时间，δ表示对指定用户在任务执行时限制内核性能衰减的参数，ω表示输入/输出等待率，Th上表示输入/输出忙时间的阈值；
当rt＜RRT，ω≤Th下，Th下自动更新；
式中，rt表示响应时间，RRT表示采样周期时间内任务要求的执行时间，ω表示输入/输出等待率，Th下表示输入/输出空闲时间的阈值。
本发明一种数据密集环境下的单芯片多处理器系统的电源管理方法与现有技术相比具有以下优点：采用模糊逻辑方法并考虑I/O等待时间，与传统的基于B-I(Busy-Idle)模型相比，在保证系统性能的同时更能减少功耗；本发明的MAR控制器能在保持系统所需性能的同时，能明显地减少CMP系统的功耗；在本发明中，采用模型自由(无模型)方法减少了系统建模的复杂性，也减少了由于建模时统计的不精确和不合理近似引起的误差，同时，自适应方法允许MAR基于实时系统的行为调整控制方法，使电源控制更精确和合理；在本发明中，通过引进新的I/O等待状态，MAR模型能够准确的描述CMP内核频率、性能和功耗之间的关系，同时，采用以模糊规则为基础的体系结构减少了开发周期和控制开销，简化了控制系统设计的复杂性；本发明准确控制和平衡CMP芯片内核频率、性能和功耗之间关系，与传统的CPU电源管理系统DVFS相比，简化了模型设计、充分考虑到I/O等待状态，有更高节约功耗的效率。
附图说明
图1为本发明一种数据密集环境下的单芯片多处理器系统的电源管理方法的流程图；
图2为基于MAR控制模型的电源管理系统的结构框图；
图3为本发明应用示例图。
具体实施方式
以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
一种数据密集环境下的单芯片多处理器系统的电源管理方法，如图1所示，包含以下步骤：
步骤S1：将单芯片多处理器内核的时间划分为输入/输出等待时间、输入/输出忙时间和输入/输出空闲时间，并分别确定输入/输出忙时间的阈值和输入/输出空闲时间的阈值。
输入/输出忙时间的阈值和输入/输出空闲时间的阈值由单芯片多处理器系统的输入/输出设备、单芯片多处理器内核的第一级/第二级缓存命中率等因素决定，可通过综合实验结果测到，并能在单芯片多处理器系统运行时自动调节；并且，当输入/输出等待率小于输入/输出忙时间的阈值表示CPU忙处于支配地位；当输入/输出等待率大于输入/输出空闲时间的阈值时，表示CPU空闲处于支配地位。
步骤S2：根据MAR(model-free,adaptive,rule-based，简称适应性强、自由模型和基于规则方法)控制模型确定MAR控制器，以对多个输入信号进行组合变换得出多种输出结果。
如图2所示，为根据MAR控制模型所设计的电源管理系统的结构框图。
MAR控制模型是一种多输入和多输出的控制模型，根据MAR控制模型设计的MAR控制器能对多个输入信号进行组合变换可得出多种输出结果；MAR控制器，是基于模糊逻辑原理设计的CMP内核频率调节器。
步骤S3：根据输入/输出等待时间、输入/输出忙时间的阈值和输入/输出空闲时间的阈值，确定采样时间内单芯片多处理器系统内核的输入/输出等待率、时间约束值及响应时间。
输入/输出等待率的计算公式为：
所述的响应时间的计算公式为：
rt＝cb+I/O等待时间
式中，ω表示输入/输出等待率，即采样周期时间内单芯片多处理器内核输入/输出等待时间占响应时间的比率，I/O等待时间表示是指在采样周期时间内单芯片多处理器内核执行任务时，输入/输出操作所花费的时间，rt表示响应时间，即指在采样周期时间内，任务执行实际需要的时间，包括时间约束值和输入/输出等待时间，cb表示时间约束值，即指在采样周期时间内，单芯片多处理器内核需要花费的时间，但不包括输入/输出等待时间，即指在采样周期内内核执行任务时内核运行的时间，不包括执行任务时从内存或外部设备中取数据和存数据等待的时间。
步骤S4：分别确定输入/输出等待率、时间约束值及响应时间的模糊函数。
响应时间的模糊函数表示为：
式中，A代表时间响应的模糊集，包括：{PRF，MRE，PRS}，其中：PRF表示响应快，MRE表示响应中等，PRS表示响应慢；δ表示对指定用户在任务执行时限制内核性能衰减的参数，δ的取值0<δ<1；rt表示响应时间；RRT表示采样周期时间内任务要求的执行时间；响应时间的模糊函数是一种正态分布函数；
时间约束值的模糊函数表示为：
式中，B代表时间约束值的模糊集，包括：{PCS，MCE，PCL}，其中：PCS表示绝对小，MCE表示适中，PCL表示绝对大；cb表示时间约束值，时间约束值的模糊函数是一种正态分布函数；cb0表示时间约束值的峰值；σ表示标准误差；
输入/输出等待率的模糊函数：
式中，C表示输入/输出等待率的模糊集，包括：{PWS，MWE，PWL}，其中：PWS表示绝对小，MWE表示适中，PWL表示绝对大；Th上表示输入/输出忙时间的阈值和Th下表示输入/输出空闲时间的阈值；ω表示输入/输出等待率；输入/输出等待率的模糊函数是一种高斯分布函数。
步骤S5：根据输入/输出等待率、时间约束值、响应时间及单芯片多处理器内核频率确定四参数模糊规则。
四参数模糊规则，其去模糊化的方法表示为函数F1：
式中，fi，i的取值为1，2，3，分别表示单芯片多处理器内核频率的低频率、中间频率和高频率；μAi表示响应时间的模糊函数；μBi表示时间约束值的模糊函数；μCi表示输入/输出等待率的模糊函数。
根据上式，若不考虑输入/输出等待时间的模糊规则表可参见表1，
根据上式，若考虑输入/输出等待时间的模糊规则表可参见表2，
其中，内核频率包括(PS，ME，PH}，PS表示低频率，ME中间频率，PH表示高频率。
步骤S6：在MAR控制器中对输入/输出等待率、时间约束值及响应时间进行模糊化处理，分别获得输入/输出等待率、时间约束值及响应时间的模糊化结果。
步骤S7：根据输入/输出等待率、时间约束值及响应时间的模糊化结果，获得单芯片多处理器内核频率的调节值。
步骤S8：根据单芯片多处理器内核频率的调节值，采用预设调节算法对单芯片多处理器内核频率进行调节。
预设调节算法为一种基于CPU忙-空闲模型的CPU动态电压频率调节方法(DynamicVoltage and Frequency Scaling，简称DVFS)，即在CPU忙时调高内核频率，速度加快，功耗也增加；在CPU空闲时调低CPU内核频率，速度降低，功耗也减少；采用DVFS方法达到保证系统性能和减少功耗的目的。
步骤S9：根据调节后的单芯片多处理器内核频率，获得更新后的时间约束值和响应时间。
步骤S10：判断单芯片多处理器系统的任务是否完成；
若是，则结束整个流程；
若否，则自动调整输入/输出忙时间的阈值和输入/输出空闲时间的阈值，以此更新时间约束值和响应时间后跳转至步骤S6。
所述的输入/输出忙时间的阈值和输入/输出空闲时间的阈值在单芯片多处理器系统运行过程中自调节的方法为：
当rt＞RRT(1+δ)，ω≤Th上，Th上自动更新；
式中，rt表示响应时间，RRT表示采样周期时间内任务要求的执行时间，δ表示对指定用户在任务执行时限制内核性能衰减的参数，ω表示输入/输出等待率，Th上表示输入/输出忙时间的阈值；
当rt＜RRT，ω≤Th下，Th下自动更新；
式中，rt表示响应时间，RRT表示采样周期时间内任务要求的执行时间，ω表示输入/输出等待率，Th下表示输入/输出空闲时间的阈值。
本发明的工作过程可以表述为：通过设计MAR控制器，在MAR控制器中采用模糊逻辑函数(响应时间rt的模糊函数、输入/输出等待率ω的模糊函数、时间约束值cb的模糊函数)、模糊规则(ω、cb、rt和内核频率的四参数模糊规则)和去模糊函数(是一种将多个输入的模糊值通过函数变换转换为明确控制讯号的函数)，将I/O等待率ω、采样周期时间内的用户任务需要的响应时间rt和执行采样周期时间内任务的时间约束cb等作为MAR控制器的输入参数；最后输出单芯片多处理器系统的内核频率的调节值(模糊值)，并用DVFS方法调节单芯片多处理器的内核频率；根据新的单芯片多处理器的内核频率计算采样周期时间内的用户任务的实际响应时间rt和实际时间约束值cb；将上一个采样周期内的用户任务的实际响应时间rt和实际时间约束值cb反馈到MAR控制器，通过循环达到保证CMP系统性能和节约功耗的目的。
图3为本发明具体应用示意图，测试基于MAR控制器的CMP电源管理系统的电源消耗。电源供应301分别向两个万用表(302、303)和一个数据记录服务器304供电，CPU305通过电源线306分别与电源供应301及两个万用表连接。在测试中，通过软件把万用表(302、303)中的电流数据记录到数据记录服务器304中，然后用工作电流乘以工作电压可得CPU305的功耗。在具体的测试过程中，通过让安装有图3所示CPU305的机器上使用7个线程并行运行国际上标准的测试程序gcc,mcf，bzip2，gap，applu，gzip和TPC-C。最后，可得到在使用MAR控制器(考虑I/O等待)时和不使用MAR控制器时的功耗情况：(1)在5秒的测试时间内，使用MAR控制器(考虑I/O等待)时和不使用MAR控制器时的功耗节约9.7％；(2)在10秒的测试时间内，使用MAR控制器(考虑I/O等待)时和不使用MAR控制器时的功耗节约10％。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (7)

1.一种数据密集环境下的单芯片多处理器系统的电源管理方法，其特征在于，包含以下步骤：
步骤S1：将单芯片多处理器内核的时间划分为输入/输出等待时间、输入/输出忙时间和输入/输出空闲时间，并分别确定输入/输出忙时间的阈值和输入/输出空闲时间的阈值；
步骤S2：根据MAR控制模型确定MAR控制器，以对多个输入信号进行组合变换得出多种输出结果；
步骤S3：根据输入/输出等待时间、输入/输出忙时间的阈值和输入/输出空闲时间的阈值，确定采样时间内单芯片多处理器系统内核的输入/输出等待率、时间约束值及响应时间；
步骤S4：分别确定输入/输出等待率、时间约束值及响应时间的模糊函数；
步骤S5：根据输入/输出等待率、时间约束值、响应时间及单芯片多处理器内核频率确定四参数模糊规则；
步骤S6：在MAR控制器中对输入/输出等待率、时间约束值及响应时间进行模糊化处理，分别获得输入/输出等待率、时间约束值及响应时间的模糊化结果；
步骤S7：根据输入/输出等待率、时间约束值及响应时间的模糊化结果，获得单芯片多处理器内核频率的调节值；
步骤S8：根据单芯片多处理器内核频率的调节值，采用预设调节算法对单芯片多处理器内核频率进行调节；
步骤S9：根据调节后的单芯片多处理器内核频率，获得更新后的时间约束值和响应时间；
步骤S10：判断单芯片多处理器系统的任务是否完成；
若是，则结束整个流程；
若否，则自动调整输入/输出忙时间的阈值和输入/输出空闲时间的阈值，以此更新时间约束值和响应时间后跳转至步骤S6。
2.如权利要求1所述的电源管理方法，其特征在于，所述的步骤S1中输入/输出忙时间的阈值和输入/输出空闲时间的阈值由单芯片多处理器系统的输入/输出设备、单芯片多处理器内核的第一级/第二级缓存命中率决定，并且，当输入/输出等待率小于输入/输出忙时间的阈值表示CPU忙处于支配地位；当输入/输出等待率大于输入/输出空闲时间的阈值时，表示CPU空闲处于支配地位。
3.如权利要求1所述的电源管理方法，其特征在于，所述的步骤S3中输入/输出等待率的计算公式为：
所述的响应时间的计算公式为：
rt＝cb+I/O等待时间
式中，ω表示输入/输出等待率，即采样周期时间内单芯片多处理器内核输入/输出等待时间占响应时间的比率，I/O等待时间表示是指在采样周期时间内单芯片多处理器内核执行任务时，输入/输出操作所花费的时间，rt表示响应时间，即指在采样周期时间内，任务执行实际需要的时间，包括时间约束值和输入/输出等待时间，cb表示时间约束值，即指在采样周期时间内，单芯片多处理器内核需要花费的时间，但不包括输入/输出等待时间，即指在采样周期内内核执行任务时内核运行的时间，不包括执行任务时从内存或外部设备中取数据和存数据等待的时间。
4.如权利要求1所述的电源管理方法，其特征在于，所述的步骤S4中响应时间的模糊函数表示为：
式中，A代表时间响应的模糊集，包括：{PRF，MRE，PRS}，其中：PRF表示响应快，MRE表示响应中等，PRS表示响应慢；δ表示对指定用户在任务执行时限制内核性能衰减的参数，δ的取值0<δ<1；rt表示响应时间；RRT表示采样周期时间内任务要求的执行时间；
时间约束值的模糊函数表示为：
式中，B代表时间约束值的模糊集，包括：{PCS，MCE，PCL}，其中：PCS表示绝对小，MCE表示适中，PCL表示绝对大；cb表示时间约束值；cb0表示时间约束值的峰值；σ表示标准误差；
输入/输出等待率的模糊函数：
式中，C表示输入/输出等待率的模糊集，包括：{PWS，MWE，PWL}，其中：PWS表示绝对小，MWE表示适中，PWL表示绝对大；Th上表示输入/输出忙时间的阈值和Th下表示输入/输出空闲时间的阈值；ω表示输入/输出等待率。
5.如权利要求4所述的电源管理方法，其特征在于，所述的步骤S5中的四参数模糊规则，其去模糊化的方法表示为函数F1：
式中，fi，i的取值为1，2，3，分别表示单芯片多处理器内核频率的低频率、中间频率和高频率；μAi表示响应时间的模糊函数；μBi表示时间约束值的模糊函数；μCi表示输入/输出等待率的模糊函数。
6.如权利要求1所述的电源管理方法，其特征在于，所述的步骤S8中的预设调节算法为
一种基于CPU忙-空闲模型的CPU动态电压频率调节方法，即在CPU忙时调高内核频率，速度加快，功耗也增加；在CPU空闲时调低CPU内核频率，速度降低，功耗也减少，达到保证系统性能和减少功耗的目的。
7.如权利要求1所述的电源管理方法，其特征在于，所述的步骤S10中输入/输出忙时间的阈值和输入/输出空闲时间的阈值在单芯片多处理器系统运行过程中自调节的方法为：
当rt＞RRT(1+δ)，ω≤Th上，Th上自动更新；
式中，rt表示响应时间，RRT表示采样周期时间内任务要求的执行时间，δ表示对指定用户在任务执行时限制内核性能衰减的参数，ω表示输入/输出等待率，Th上表示输入/输出忙时间的阈值；
当rt＜RRT，ω≤Th下，Th下自动更新；
式中，rt表示响应时间，RRT表示采样周期时间内任务要求的执行时间，ω表示输入/输出等待率，Th下表示输入/输出空闲时间的阈值。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108845659B (zh) * 2018-01-30 2021-06-04 武汉大学 一种功耗优先的嵌入式处理器实时任务分配方法
CN116069152A (zh) * 2023-03-06 2023-05-05 鹏城实验室 针对ai计算集群的运行频率控制方法、系统及相关设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577280A (zh) * 2003-07-15 2005-02-09 英特尔公司 提高多内核处理器性能的方法、系统和装置
CN101770273A (zh) * 2008-12-29 2010-07-07 中兴通讯股份有限公司 一种实现服务器多中央处理器系统节能的方法和装置
CN103309431A (zh) * 2012-03-07 2013-09-18 台湾积体电路制造股份有限公司 动态频率调整
CN103592983A (zh) * 2013-10-30 2014-02-19 浪潮电子信息产业股份有限公司 一种基于模糊控制的动态电压调节设计方法
CN104516475A (zh) * 2013-09-26 2015-04-15 凯为公司 用于管理多核片上系统上的全局芯片功率的方法和装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100412814C (zh) * 2005-04-12 2008-08-20 鸿富锦精密工业（深圳）有限公司 中央处理器超频系统及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577280A (zh) * 2003-07-15 2005-02-09 英特尔公司 提高多内核处理器性能的方法、系统和装置
CN101770273A (zh) * 2008-12-29 2010-07-07 中兴通讯股份有限公司 一种实现服务器多中央处理器系统节能的方法和装置
CN103309431A (zh) * 2012-03-07 2013-09-18 台湾积体电路制造股份有限公司 动态频率调整
CN104516475A (zh) * 2013-09-26 2015-04-15 凯为公司 用于管理多核片上系统上的全局芯片功率的方法和装置
CN103592983A (zh) * 2013-10-30 2014-02-19 浪潮电子信息产业股份有限公司 一种基于模糊控制的动态电压调节设计方法

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