TWI278746B - Arbiter capable of improving access efficiency of multi-bank memory device, memory access arbitration system including the same, and arbitration method thereof - Google Patents
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Description
I27874fepif.doc 九、發明說明: 担山ί申請案主張於2004年12月13號向韓國智慧財產局 杈出申请之韓國專利申請案第2003_90944號的優先權,該 專利申请案所揭露之内容系完整結合於本說明書中。 【發明所屬之技術領域】 本發明是有關於一種記憶體存取的仲裁器,且 ===多儲存庫記憶體之存取進行仲裁的仲裁器。 ㈣.ΐ 一個支援多儲存庫記憶體的應㈣統,如同步動能 =ΐ取έ己憶體(SDRAM)或者雙倍資料傳輪率同步動能 ΐ宽的記憶體頻寬。為了讓咖有更大的記憶 率::就2 憶體匯流排的仲裁效率和系統時脈速 心况’在夕儲存庫記憶體的存取仲裁中,者 # («), arm ^〇(arL jnc> ^ 支日日片),存取記憶體中的儲存庫時,仲辨的勃—旛 體中讀取儲存的資料和對儲存料、從記憶 取館的方法來仲裁記憶體中的存 (广+一 尹檢測對非繁忙儲存相存 允request) 元件。繁忙儲存庫是記+ 允井存取桓被賦予主 早疋》己的多個館存庫_正在執 1278746 15493pif.doc =或寫入操作的儲存庫,並且讀出或寫入的操作是在系統 恰脈的預定週期中執行的。另外,在讀/寫轉向時間最小化 方法(read/writeturn_around time minimizing method)中, k待處理請求巾檢測與前—個存取彳桃具有相同方向的請 求,並賦予它們存取權利。另外,在同列存取檢測方法 (same row access detection method)中,要存取記憶體單 元陣歹j中與繁忙儲存庫的主動列f㈣)相同的請求進 行檢測並給予許可權。 因為在系統時脈的預定週期中,當記憶體儲存庫被存 取^亥冗憶體儲存庫處於繁忙狀態,可在退出繁忙狀態後 存ί上述的記憶體儲存庫。在一定時間中當某個i存 庫處於繁忙狀態’其他不處於繁忙狀態的儲存庫被存取。 ,ία緣示為-傳統的多儲存庫記憶體存取方法 中多庫記憶體用參考數字⑽指示。參照圖則ic,每 ,圖代,-個標準案例’分參考數字丨。。,丨2。和⑽ =:弟一JT"00和第二個案刪有-個耗用時間 維持三個存取時間_。圖1A的案例100是從J一次; ,開始的耗用三個存取時間過後再次存取儲存庫並且 下執行一個標準儲存庫交替操 ° 啫存庫0的繁忙狀態被解除前,一存 =儲存庫G的請求在—個存㈣間 t 存取的儲存庫的繁忙狀態維持了三個存取^生= 〇的存取應該在一個存取時間的耗用時間二,= 12787紙· 行’以便在存取庫!之後存取庫〇。如 140中,存有_個在儲 能、’在案例 取時間内存取儲存庫。的請求的兩個存 ,兩個存取時間的耗用時間週期過後進行。在二:二亥在 了李統m 耗用時間週期,這樣就降低 寬連度’因此’不能獲得應用系統所需的大記憶體頻 【發明内容】 ^ ^ it 取接收芒夕ϊγ 睛求,並賦優先權給料要存 寺處理請求的儲存庫的請求。或者在預 生/的寫入請求資訊’以作為附加主元 件明tr出,並允許相應主元件產生新的請求資訊 ^本毛明的實施例也提供了多儲存庫記情A、 系統。本發明的附加實施例儲二S中裁 仲裁方法。 ⑽仏了夕錯存庫讀體存取 根據本發明之一觀點,本發明 體存取仲裁器以從多個主元件接收請求二= 非繁忙蝴的存取請求數量,並且賦;:高二:::個 存取具有最多存取請求的儲存庫的主元件。* “要 根據本㈣之另—觀點,本 憶體存取仲裁器以從多個主元件接收請求資 ,允許與 存的=資訊相應的主元件存取請求#訊和暫時儲 根據本發明之另—觀 憶體存取仲裁系統,包括;多個二5::種多儲存庫記 的存取請求數量,並授》==母非繁忙館存庫 的錯存庫的主元件,以選接收最多存取請求數量 制單元,處理選定的請求資二;控 訊,·以及一個多 乂輸出義體存取控制資 資訊存取庫,以讀出或寫’根據記憶體存取控制 情體=又—她’本發賴供—财儲存庫記 計算對每個非繁忙儲存庫的存取請求二牛接=:二 取接收最多存取請求的财座^ =里’以及賦予要存 權以存取該儲存庫。存庫的主70件以較高的存取優先 主凡件存取儲存庫。 仰愿的 為讓本&明之±述和其他目的、特徵和優點 =’下文特舉較佳實施例,並配合所關式,作詳細= 明如下。 心 12787紙心。, 【實施方式】 為讓本發日狀上述和其他目的,魏 易僅,下文特舉較佳實施例,並配 1更明顯 明如下。各圖式中烟的參考數字代表相詳細說 圖2繪示為本發明之—實施例中g括—個:二 憶體存取仲齡統方塊圖,由參考數字 哉器的記 2,該記龍存特㈣統包括多個主元件。參照圖 個仲裁器22G’—個介面控制單元230,以及—個一 記憶體單元240。 久個多儲存庫 # ° Γ'ίίπ 主7L件211_2丨3封指麵㈣存庫記憶 的衣置,它們向多儲存庫記憶體單元24〇儲存資 :儲存庫记憶體單it 24G讀取儲存的資料。在二: ^如數位化影音光碟播放器(謂playe〇,和對岸= 件211-213之系統控制裝置如微控制單元(MCU)或一個 ARM核心(一個ARM公司的微晶片),除了以上裝置,可 能還會有其他不_主元件要麵多财庫記憶體單元 。主兀件^11-213輪出讀取請求資訊以讀取儲存在多儲 存庫記憶體單元24G中的資料,以及輸出寫人請求資訊以 向夕儲存庫5己fe體早元240中儲在杳祖。 仲裁器22〇從由主元r2t=輸出的請求資訊 RIrRIN中選擇具有較高優先權的請求資訊,並輸出選定的 請求資訊(SRI)。介面控制單^ 23()處理蚊的請求資訊 SRI並輸出記憶體存取控制資tfl Αα。Αα包括控制多儲 12787紙· 存庫記憶體單元240的信號,這樣可以從多儲存庫記憶體 單元240讀取或向其寫入相應的資料。信號包括一個選定 記憶體單元陣列之一列的列位址信號(RAS),一個選定一 行的行位址信號(CAS)和一個預充電控制信號,以用於控 制半導體記憶體裝置,如同步動態隨機存取記憶體 (SDRAM ),雙倍傳輸率同步動態隨機存取記憶體 (DDR-SDRAM),或者多儲存庫記憶體形式的快閃隨機存 取記憶體(FRAM)。多儲存庫記憶體單元240根據ACI存 取一個相應的儲存庫,並且輸出讀取資料或寫入資料。多 儲存庫記憶體單元240可包括堆疊式儲存庫(stacked type ban^),其中每個儲存庫是一個包含多個記憶體單元的記憶 體單元陣列。堆豐式多儲存庫記憶體可應用於許多需要高 速操作的應用系統。 士母個儲存庫不能被兩個或兩個以上主元件211_213同 %存取」亚且當儲存庫被存取後’會使用—串存取時間 =11 ^間儲存庫被1^、CAs和預充電控制信號所 =取=太ί了有效地操作儲存庫,關於主元件的記憶 儲存庫θ Μ元件211_213中之—存取的 儲存庫疋繁忙儲存庫,在蚊仲裁器220的下-個存取户 Ϊ中也忙狀態儲存庫有較低的優先又 :,並且允許要存取非繁二繁的 == 的操作步驟流程圖,用 圖3是圖2所示之仲裁器220 12787瓶_ 4考數子300表示。參照圖3,在步驟310和320中,當 Z二之件裁器220從主元件211_213接收請求資二 1 n仲裁器220檢查是否有處於非繁忙狀態的儲存 啟^ 驟330 t,如果多館存庫記憶體單元240的全部 沾處於繁忙狀態’仲裁器220 ^令主元件2叫13 二子1命(standby)。如果多儲存庫記憶體單元MO中 二固儲存庫處於非繁忙狀g,仲裁器 2 = 3輪出的請求資訊幻广叫優先權。也‘= 量貝二二,計算到每個非繁忙儲存庫的存取請求數 多存取請求的儲存庫的主元件(步驟S340) 2接^ :件=具最高優先權的存取准許’仲裁器220選擇;個 主兀件的請求資訊並輸出SRI。 、擇那個 例如,假定仲裁器220從主元件211_213 貧訊灿鳥計算對每個儲存庫的存取請^,睛求 多儲存庫記憶體單元24。包括; 存庫號碼
延裏,因為1的—— : 主允存取儲存庫1的兩個主元件較高的ΐ先:裁 個主凡件中哪—個得到較高優先權並不重要^先核C 器 兩 如圖4Α和4Β(分別由參考數字_和420表示)所 I278n 仲裁器220對存取請灰 存取。也就是,仲裁哭丁中裁以使得儲存庫1可以先被 庫1,,-“儲存庫0,,_“^庙=裁财庫的存取順序為“儲存 、存庫 的繁忙狀態如圖丨被轉在H1 :域’假定儲存庫 例中,如果較高的優在上 件,也就是說,如果儲在庙。予存取儲存庫1的主兀 存取時_内儲存庫==被 庫1的狀態被解除,在對儲存 發明,由於圖2之仲ii22二日寸間週期。然而,根據本 效:===元=的優先權,因此可以執行有 讀出/寫人執财法可以支援 法和槠在;i / 方法,以及同列存取檢測方 “ ’記賴織也得簡加。 《欢手仔以 仲裁說明圖2中具有寫入緩衝器222的 仲^ 220勺1由參考數字500表示。參照圖5, :裁°° 220包括一個次仲裁器(sub-arbiter)22卜—個寫入 ^%l(write buffer)222 arbiter)^ o 次仲裁器221從主元株〗〇 RI RT 、暖姐+仓之王兀件211—213接收請求資訊 =RIn,些寫人請求f訊,並且輸出選 求賴。請求資訊RIl為包括寫人請求資訊和讀出請求 12 I2787463pi,d〇, 貪訊。當寫入請求資訊不能被主仲裁器 可’但是可以存取寫入緩衝器222時,°次仲許 寫入緩衝器222暫時儲存請求資訊。巾Ui中令 在主仲裁态223進行下一個授權判 寫入緩衝器222中的寫入請求資訊必:二暫在 凡件把相應的寫人請求資訊寫人 =的= =’在下-個授權判斷過程中,除了儲存在寫,22因2 中的寫入請求資訊,還產生了新的过^罵入域為2 2 2 222 〇 取許可權的資訊和將被寫人與儲存1 括凊求存 240中的資料。 啫存庫圯憶體單元 主仲裁器223從主元件211_213 預疋的優先推順序授權給與以上請求 =… 相應的主元件211-213。因此,^訊 :可?的主元件輸出它所請求的請求資訊sRI:這Ϊ = ^裁益223以決定存取許可獅請求資訊ri「r 忙儲存庫的存取請求數量,並以 ^多存取料_存料域純Μ柄 圖6八和沾繪示為描述圖5所示之 ,流程圖’分別表示為參考數字_和62〇。參日 在步驟610和62时’當圖5之仲裁器22()從主元件2ιι_扣 12787紙一 ΐ rt"^! RIl"RlN J 220 Λ RI广RIN中是否有寫入請求資訊。這 主 求資訊並且寫入請求資訊沒有被主仲裁器223 月
,直接處理並且當時可以存取寫人緩衝器瓜,次仲J 寫存寫入請求資訊,其中包括貪入緩衝器222中二 寫入::,且發送相應的寫入請求的主元件在 J 發送新的匯流排請求資訊。也就是),主:件=二^ :訊並且除了下-時間儲存在寫入缓衝器222的以 貝讯以外(在下一個授權判斷過程),再 二明求 =㈣中’當請求資訊Rli—%被從主元二=二
==223時’在主仲裁器223的下-個授權判斷 暫日守儲存在寫入緩衝器222中的畊 被一起輸出。 τ的寫入-求貧訊H 杜μ口此’主仲裁益223按照預定優先權順序賦予從幸-牛=213直接輸出的請求資訊幻广叫和由寫= 擇4權RWRI_存取許可權,並^ 目應的请未貧訊並輪出如。主 = 一糸列存取時間AT,在該存取時間 23預測 ==制信號控制,並且如圖2所示,二 主仲裁器223檢妓对不4aWn+M ’ _中’如果多储存庫記憶體單元 14 12787紙⑽ ΐ處==財主|件211·213的存取就處於待命狀 態的儲存庫;;元240中有處於非繁忙狀 每個非St廑,”是如圖3所示, ^.-IN+M# ,;, I ί ί *;;* * J - 仲裁哭223 件獲得最高優先權的存取准許,主 圖%αΓ^Ι 輸出的請求資訊並輸出SRI。 仲裁哭針二^為® 5中仲裁器220之操作圖,其中 =取,_斷過料收存取許可權,由於儲存庫 « Jw ΓΒΐ AT 0 Γ 、相存庫o進行第二次存取時 :。,狀態才能再次存取它,就產生了 := ’ =定儲存庫的繁忙狀齡持三個 獨 (3AT:period ),如圖4Α和4Β所描述。 t U間 然而’在根據本發明而使用穹 權,並且在下—個存取授權 二柯 衝器222輪出的寫入請求資一wl二=; 15 I278744P,doc 了 1。也就是’在存取授權判斷過程中,從寫入 緩衝态222輪出的宜λ社+、_ 存取儲存庫2的^訊RWRI腿中如果有要 輸出相應請求資訊的主;^件。仲裁器223賦予存取准許給 ?權,過程中被存取庫由===== 後儲存庫0應該再次被存取。這裏,】 〇的繁忙狀能:ί〇ΐ’會發生耗用時間週期直到儲存庫 存取授權判斷過程t,如主元件授權後的下一個 人請求資訊ΐ在由寫入緩衝器222輸出的寫 柯桔以不產生耗用時間 ^主兀件賦予存取 許向儲存庫1輪出寫入請求資π的主j主仲裁器223允 :存庫交替操作可以有效進行。:上:::裁方法,使得 =行時間最小化方法、同列存取支援讀 替方法,因此增加了記憶體頻寬。彳方法和儲存庫 16
Claims (1)
1278嫌 爲第 _ 一請專利範曰期。曰 十、申睛專利範圍·· 1· 一種多儲存庫記憶體存取 個主元件接收請求資訊,該多儲存:;=從多數 包括: σ己憶體存取仲裁器係 外之:S求;要求存取-繁忙儲存庫 量;及 貝对被运至母一儲存庫的存取請求數 -存取允許n其可允許 取請_存庫的主元件具有較高€先^==取多存 仲裁器園第1項所述之多储存庫記憶體存取 低的優先權被存取。U存庫以相對於非繁忙狀態儲存庫較 3.如申請專利範圍第】項 座 仲裁器,射的繁忙庫是正在被主元件 =存庫^體存取 4 一插夕妙女士 肛傲土兀仵之—存取的儲存庫。 .種夕储存庫記憶體存取仲裁器,其係用以 個主TG件接收請求資訊,該多 广 夕數 包括: 少两仔犀°己fe體存取仲裁器係 一用以暫時儲存寫入請求資訊之裝置.及 :存取允許裝置’其可在一存取授權判斷過程中,允 ^攸主凡件接收到的請求資訊相對應的主元件,存取除 尔’儲存庫以外的儲存庫和暫時儲存的寫入請求資訊。” 仲裁5器=專利範圍第4項所述之多儲存庫記憶體存取 -個從主元件接收請求資訊,並轉與輪出寫入請求 20 1278 iMn 貧訊的次仲裁器; —::r存寫入請求資訊的寫卿.以及 相應二行存取授權的主仲裁器其ΐ元件 求資1凡㈣出的存取非繁忙摩的請求資訊和寫= 6·如申請專利範圍第$ 仲裁器,其中主仲- 、处之夕儲存庫記憶體存取 的請求資訊,計使祕存取授權判斷過程中接收到 量,並且允許存^接收#曰儲存庫的存取請求數 以較高的優先權存取儲=月求的儲存庫的主元件, 仲裁i如所述之多儲存庫記憶體存取 的優先權被存取。子以目對於非繁忙狀態儲存庫較低 8·如申ό月專利範圍第*項所述之客 :裁器,其终晴庫是正在被』 9·一個多儲存庫記憶體存取仲齡統,包括: 夕數個輪出請求資訊的主元件; 繁忙裁器,接收請求資訊,從請求資訊計算每個非 收最多 求數4 ’並且賦予要存取接 出請求tr 儲存庫的主元件存取准許,以選擇並輪 憶體的,訊的介面控制單元’以輪出記 21 I27m 取儲存庫,兀對 皁以項出或寫入資料 1 r\ > η π炫剌貢訊而存 1〇 厂、叫Α阿/、貝7|、才。 多。婁:::1諸存庫記憶體仲裁系統,包括: —數個輪出請求資訊的主元件; 請求資求資訊,暫時儲存寫入 應的主元件儲存的寫入請求資訊相 判㈣程中選擇並輸出請求資訊;子庫以在存取授權 的介:二==求資訊以輪出記憶體存卿 裁系㈣物記憶體仲 資訊的件接收請求資訊,並選擇和輪出寫入請求 ―::時儲存寫入請求資訊的寫入緩衝器 相野應於由存i的主仲裁器,其中主元件 請求資訊,且相對:於寫二 =用以存取非繁忙庫的 裁系、項所叙多物記憶體仲 的請求資訊,計‘:,:在存取授權判斷過程中接收到 並尉那些要存取繁忙儲存庫的存取請求數量, 存取接收衫存取請求的儲存庫社元件,給 22 1278¾ 予較高的優先權。 13. —種多儲存庫記憶體存取仲裁方法,包括: 從多數個主元件接收請求資訊; 以用於存取繁忙儲存庫以外之儲存庫的請求資訊,計 算每個非繁忙儲存庫的存取請求數量;以及 對那些要存取接收最多存取請求的儲存庫的主元件, 允許以較高的優先權存取儲存庫。 14. 如申請專利範圍第13項所述之多儲存庫記憶體存 取仲裁方法,更包括: 選擇並輸出相對應於存取准許的請求資訊; 透過處理選定的請求資訊,輸出記憶體存取控制資 訊;以及 對應記憶體存取控制資訊存取儲存庫,以讀取或寫入 資料。 15. —種多儲存庫記憶體存取仲裁方法,包括: 從多數個主元件接收請求資訊; 暫時儲存寫入請求資訊;以及 允許與請求資訊相對應之主元件存取儲存庫,其中的 由主元件輸出並且用以存取非繁忙庫的請求資訊和暫時儲 存的寫入請求資訊。 16. 如申請專利範圍第15項所述之多儲存庫記憶體存 取仲裁方法,更包括: 選擇與輸出對應於存取准許的請求資訊; 透過處理選定的請求資訊,輸出記憶體存取控制資 23 2787勒„ 訊;以及 者寫ίίϊ應記憶體存取控制資訊,存取儲存庫以讀出或 取仲⑼之多儲存庫記憶體存 存庫繁=存庫的請求資訊’計算每個儲 件,麵的主元 取‘項所述之多儲存庫記憶體存 較低的優先權被^储存庫以相對於非繁忙狀態儲存庫 取仲:二申请::::第13項所述之多儲存庫記憶體存 儲存;ϊ射繁㈣存庫是正在被主元件之-存取的 20·如申請專利範圍帛15項所述之多儲存庫 的優=中繁忙儲存庫以相對於非繁忙儲存庫:低 15項所述之多儲存庫記憶體存 儲存庫。1忙儲存庫是正在被主元件之一存取的 24
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US7996597B1 (en) * | 2007-04-16 | 2011-08-09 | Juniper Networks, Inc. | Mapping address bits to improve spread of banks |
JP4715801B2 (ja) * | 2007-04-26 | 2011-07-06 | 日本電気株式会社 | メモリアクセス制御装置 |
WO2009139109A1 (ja) * | 2008-05-13 | 2009-11-19 | パナソニック株式会社 | メモリ制御装置、およびこれを備えた情報処理装置 |
KR101014149B1 (ko) * | 2008-11-13 | 2011-02-14 | (주)인디링스 | 메모리 뱅크로의 접근을 제어하는 고체 상태 디스크를 위한컨트롤러 |
US8683089B1 (en) * | 2009-09-23 | 2014-03-25 | Nvidia Corporation | Method and apparatus for equalizing a bandwidth impedance mismatch between a client and an interface |
US9904476B2 (en) | 2010-08-27 | 2018-02-27 | Cisco Technology, Inc. | Performing multiple write operations to a memory using a pending write queue/cache |
KR101258533B1 (ko) * | 2011-07-01 | 2013-04-30 | 성균관대학교산학협력단 | Dram 버퍼 엑세스 스케줄링 방법 및 장치 |
WO2013030628A1 (en) * | 2011-09-01 | 2013-03-07 | Freescale Semiconductor, Inc. | Integrated circuit device, memory interface module, data processing system and method for providing data access control |
US9208002B2 (en) * | 2012-01-06 | 2015-12-08 | International Business Machines Corporation | Equalizing bandwidth for multiple requesters using a shared memory system |
US8909860B2 (en) | 2012-08-23 | 2014-12-09 | Cisco Technology, Inc. | Executing parallel operations to increase data access performance |
CN103226526A (zh) * | 2013-04-19 | 2013-07-31 | 无锡云动科技发展有限公司 | 一种存储器访问控制装置 |
KR102034626B1 (ko) * | 2013-06-26 | 2019-10-21 | 삼성전자 주식회사 | 메모리 동작을 제어하는 방법 및 장치 |
US9471501B2 (en) * | 2014-09-26 | 2016-10-18 | Intel Corporation | Hardware apparatuses and methods to control access to a multiple bank data cache |
US9753655B2 (en) * | 2014-12-30 | 2017-09-05 | Samsung Electronics Co., Ltd. | Computing system with write buffer including speculative storage write and method of operation thereof |
JP2016173798A (ja) * | 2015-03-18 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6676162B2 (ja) * | 2016-06-13 | 2020-04-08 | オリンパス株式会社 | メモリアクセス制御装置、画像処理装置、および撮像装置 |
JP2019103013A (ja) * | 2017-12-05 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその再構成制御方法 |
US10545701B1 (en) * | 2018-08-17 | 2020-01-28 | Apple Inc. | Memory arbitration techniques based on latency tolerance |
CN110516329B (zh) * | 2019-08-15 | 2022-02-18 | 上海天数智芯半导体有限公司 | 一种预约机制解决多路访问存储单元簇冲突的数字电路设计方法 |
CN111459414B (zh) * | 2020-04-10 | 2023-06-02 | 上海兆芯集成电路有限公司 | 存储器调度方法及存储器控制器 |
US20220357879A1 (en) * | 2021-05-06 | 2022-11-10 | Apple Inc. | Memory Bank Hotspotting |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4237534A (en) * | 1978-11-13 | 1980-12-02 | Motorola, Inc. | Bus arbiter |
US4314335A (en) * | 1980-02-06 | 1982-02-02 | The Perkin-Elmer Corporation | Multilevel priority arbiter |
US4514728A (en) * | 1980-02-25 | 1985-04-30 | At&T Bell Laboratories | Store group bus allocation system |
US4384323A (en) * | 1980-02-25 | 1983-05-17 | Bell Telephone Laboratories, Incorporated | Store group bus allocation system |
US4760515A (en) * | 1985-10-28 | 1988-07-26 | International Business Machines Corporation | Arbitration apparatus for determining priority of access to a shared bus on a rotating priority basis |
JPH0786853B2 (ja) * | 1988-02-29 | 1995-09-20 | 株式会社ピーエフユー | バス転送制御方式 |
US5237670A (en) * | 1989-01-30 | 1993-08-17 | Alantec, Inc. | Method and apparatus for data transfer between source and destination modules |
JPH04225459A (ja) | 1990-12-27 | 1992-08-14 | Matsushita Electric Ind Co Ltd | システムバス調停装置 |
JPH0589027A (ja) | 1991-09-27 | 1993-04-09 | Casio Comput Co Ltd | 監視機能付ライトバツフア |
US5440713A (en) * | 1992-05-29 | 1995-08-08 | Industrial Technology Research Institute | M-way N-port paged-interleaved memory system |
JPH08339346A (ja) * | 1995-06-09 | 1996-12-24 | Toshiba Corp | バスアービタ |
US6026464A (en) * | 1997-06-24 | 2000-02-15 | Cisco Technology, Inc. | Memory control system and method utilizing distributed memory controllers for multibank memory |
US6892289B2 (en) * | 2002-07-02 | 2005-05-10 | Lsi Logic Corporation | Methods and structure for using a memory model for efficient arbitration |
US20040006665A1 (en) * | 2002-07-02 | 2004-01-08 | Moss Robert W. | Methods and structure for hiding DRAM bank precharge and activate latency by issuing apriori bank state transition information |
-
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