TWI273705B - Transistor with strained region and method of manufacture - Google Patents

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TWI273705B
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Chun-Chieh Lin
Wen-Chin Lee
Yee-Chia Yeo
Chenming Hu
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Taiwan Semiconductor Mfg
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Description

1273705 九、發明說明： 【發明所屬之技術領域】 尤其是有關於一具有應力區的電晶體及 本發明係有關於半導體裝置 其製造方法。 【先前技術】 互補式金屬氧半導體（CM〇w # 時最主要醉㈣猶。金魏超續_路(财
t =率、電路密度和成本都大量降低。# CMOS _ ___而來。應力引發能帶結構的改良禾 各動、、的&化，增加了電晶體負載電 電子和電洞的游動率強化後，os 更Μ的效能t 〜強化*封應地增進了 N通道和P通道则FET的負 1子和電洞的游動率強化方法，可藉由卿或魏合物例如石夕錯 二金㈣化碳摻人受職力騎道區。對於_具有源_赌晶方向的石夕雪晶 =賴伸減力_強化了電子游鮮，而_應力強化電洞 游動罕。 應力通道具有-種材料稱為壓力源（stressOT)，在此絲為_種备對 其他铸體材料施加塵力的半導體材料。第la.到&圖顯示習知壓力源触 成的區域。第la圖中晝底線的基底區1〇2包含一壓力源。如第化圖所示， 源/没極區1〇8包含一種材料，可以從通道兩側施加壓力。通道蝕刻截止層 中的材料可對通道區11〇從上部施加壓力，如第“圖所示。 第la到ic圖中的通道區11〇中的雙向箭頭指出，施加於該通道區“ο 上的應力可以是伸拉力或壓縮力。壓縮電晶體中的通道區材料，通常可增 強電洞游動率，因此增進了 P通道電晶體的效能。伸拉電晶體中的通道區 材料，則可增強電子游動率，增進凡通道電晶韻的效能。
0503-A31637TWF 5 1273705 . …第2圖係為生成在一材料層結構122上的一應力通道電晶體12〇。該材 料層、、Ό構122包含-埋氧化層123。-梦層128疊覆在該埋氧化層123上。 過度石夕化錯層I24疊覆在該石夕層⑶上。一缓衝石夕化錯層13〇覆蓋在該 過度石夕化錯層124上並扮演壓力源，對該應力石夕層126施加壓力。極級極 區132和一通道區134在該應力矽層126中。如第乂和孙圖所示，該緩 ^衝魏錯層⑽在該應抑層126上施加了-雙軸伸拉應力。該緩衝石夕化 —鍺層130將該應力石夕層126延著通道區m的長和寬的方向延展。 在第2目中，在材料層結構122中生成的該應力通道電晶體，包含 ，過度石夕化鍺層124。該過度石夕化鍺層m增加了製造成本，部份是因為多層 石夕的生成時職著鍺的濃度增加嘴魏鍺層生成於該應力通道電晶體㈣ 中㈣-個瓶頸是受應力層的晶格錯位。如第2圖所示，在石夕鍺層的錯位 136哭延到應力石夕層126，可能造成應力通道電晶體—的效能低落或錯 誤’例如接面漏電增加。 接下來的製造步驟，包含熱處理步驟，用以在應力梦層1：26中生成應 力通道電晶體120。這可能使應力石夕層126中的應力減少，使錯位136中的 應力降低，使得應力通道電晶體12〇的效能降低。 在一早期公開前案中，應力通道電晶體2〇〇3/〇〇8〇361，Mmthy的 Memiecmdu_T_istOTHavingaStrcssedChannel」，揭露了一應力通道 電晶體140，如第4a圖所示。在源/没極區142中生成的石夕化錯施加一應力 於通道144的石夕材兩側。在該前案中，帛#圖中的裝置造成了不均句的應 力，如第4b圖所示。第4b圖中的線146表示通道144中介於源/沒極區142 之間的應力方向。在該線146之間更密的間隔表示更高的壓力，較疏的間 隔表示較小的壓力。第4b圖顯示出應力隨著通道144的深度D和寬度wc 而降低。 【發明内容】 0503-A31637TWF 6 1273705 前案中所發現的各種缺點，可以藉由提供一應力通道電晶體而改盖。 該應力通道電晶體具有以壓力源材料生成之—應力通道，位於該通道區的 底層和兩側。 在-實施财，本發明提供_電晶體，包含—應力通道區（麵^ channd reglon) ’疊覆於一基底區之上，該基底區包含具有—第—晶格常 -數之-第-轉體频，而該應力通道區包含具有—第二晶格常數之一第 '二半導體材料。—源極和—祕緊鄰該應力通道區的相對兩側，而該源極 和汲極中’至少-比例的區域包含該第—半導體材料。—閘極介電層疊覆 Φ 於该應力通道區之上，而一閘電極疊覆於該閘極介電層之上。 本發明另-實施例提供-電晶體包含—應力通道區（伽㈤ch_d region) ’ ®覆於-基底區之上’絲底區包含具有―第—晶格常數之一第 一半導體材料，而該應力通道區包含具有一第二晶格常數之一第二半導體 材料。-源極和-汲極，緊鄰該應力通道區的相對兩侧，而該源極和汲極 的頂部包含具有-第三晶格常數之-第三半導體材料。一間極介電層疊覆 於遠應力通道區之上，而一閘電極疊覆於該閘極介電層之上。 本發明另挺供一製造應力通道電晶體的方法，包含下列步驟。首先在 基底上產生一應力通道，該基底包含具有一第一晶格常數的一第一半導 體材料，5亥應力區包含具有一第二晶格常數的一第二半導體材料。接著在 該應力區的一部位上產生一閘極堆疊，並在該應力區上未被該閘極堆疊覆 蓋的部位上產生一凹槽。最後在該凹槽上生成一第三半導體材料，並在該 閘極堆疊的兩側生成一源極區和一汲極區，其中該第三半導體材料具有一 第三晶格常數。 【實施方式】 第5a和5b圖係為本發明的實施例之一。一應力通道電晶體2⑻包含 一基底區202疊覆於一絕緣上覆;ε夕（SOI)基底或一應變絕緣上覆石夕基底 0503-A31637TWF 7 l2737〇5 (SSOI)上。本發明也可使用任何適當的基底，例如積體石夕基底 列也可使用不同成份的多層架構，例如過度層（抑dedl啊）。 ，如第 5⑼所示 到m 結構。該淺通道隔離結構204的厚度大約介於刚埃 ^ 1之間’而更佳的範圍在3000埃到侧埃之間。此外，本發明的 貫鄉亦可應用於其他各種、絕緣結構，例如局部氧化法（LOCOS) 式/核壁^局部氧化法，諸如此類在—絕緣基板上生成—「外」的方= 2本_例中’包含—閘介電層206, _閑電極應和—隔離層210。 ^甲二層206 ®覆於-通道區212上，並包含二氧化石夕或氮氧化石夕，也 I以疋南電容率的材料例如顺，_，加2，Η·，職 二、La》3的其中之_或其中複數組合。該閘介電層挪具有相對電容率大於 〕’然而習知此技藝人士應知此值可高可低。該閑介電層206罪度介於3 =〇〇〇埃。該閘電極挪疊置於·介電層挪之上，包含的封料可以是 :晶石夕’多晶合金’金屬’金屬氮化物，金屬魏物等其中之一或其 中複數組合。 隔離層21〇生成於閑介電層施和閑電極之間。該問介電層施， 0503-A31637TWF 8 1 Μ電極和隔離層的組合形成-閘極堆疊跡該隔離層2K)的生成， 百先進盯介電财的化學氣相沉積，例如氧切或氮錄，接著對該介電 材質進行以非等向性侧以產生該隔離層21G。該隔離層加可以是複合式 隔離層’具有祕氧層結構（_。_複合式隔離層包含一介電内觀和 4層本體。該介勒_生成可以如下，首先沉積介電_材料例如氧 b石夕’以及該_層本體例如氮切，接著以制反應性離子侧的非等 。性，處理。在另―實施例中，該_可以是—氧化物職隔離層本體 可以是一氨化物。 212 V 〃第和第—區218豐於基底區2〇2上以及通道區212的兩侧，該第 1273705 和第-區的厚度大約介於！ _ 埃到400埃。一第—斤夭又間，而取佳厚度為200 ^ 轉㈣極堆疊應之下，緊_第~和第- 匕⑽於接面221。該接面以 不弟一 _緊鄰該基底區加，佔用了該第三區 _埃_埃之間，崎何厚度皆^二㈣的厚度介於 厚度==Γ=4相_越212。該趣212的 埃之間，但任峨㈣=。該通舰212的長度大約在_麵 它們=====佔…份， h _ / 力人丄可知，源/没私區214可舴延伸$||贫一 ::區：的:方。因此只有源/議214的上部包含第 加，地’該第三區22G，雖然定義和通道區212相似，但與通道請 二3，某些例件部份或全部區域與通道區212和祕極_ m 該弟和弟一區218和弟三區220係用來定義具有變動晶格 吊數的#體材料，，可影響通道區212的應力。相較之下，源級極區別 。逍道區212係定義為與摻雜型態與密度有關。 用於第-和第二區加與第三區咖中的材料，以及基底區观包含 石夕錯合金（雜職Sil_xGex w，以及碳切（Sic，sii YcY)。知Gex :的錯莫耳分率X之範圍介於〇」到0.9之間，而較佳的範圍是〇 2到〇 6。 石反化矽（SgY)中韻莫耳分率γ的範圍則介於〇 〇〇5到〇 〇5之間，較 佳的範圍是G.Gl到_。這些材料與範圍不在本發明的限定中。 上述材料中所施加的伸拉或壓縮應力，範圍在〇1%到2%之間。而較 佳的範圍是大約1%〇 第三區220中含有蟲晶生長石夕。其中的轉各方向受到第__和第二區 218和基底區202的石夕化錯包圍限制。這些石夕化錯對該通道區212中的石夕施 0503-A31637TWF 9 1273705 力曰口了壓縮力，增進了流過應變梦和通道區212的電洞游動率，同時也使電 晶體的負載電流增高，效能增加。 " 、第5a圖中的導電區222係由一導電材料生成，例如金屬，金屬石夕化物 :戈金屬氮化物。然而導電區222並非本發明必要元素。舉例來說，第化圖 絲頁示一應力通道電晶體200，其中不需要導電區222。 ‘ 控制通道區212中應變的量值是第5a圖的實施例提供的優點。藉由從 。f方向對應力通道電晶體2gq中的通道區212施加應力，應力的量值可獲 得較佳控制。通道區212受到應力是來自兩侧的第一和第工區加以及底 Φ '卩的基底區2〇2。更進一步的，第三區22G中梦限制使通道區212的應力控 4更。限制第三區220巾的石夕在兩側以及底部的石夕化鍺，抑制了通道區 212在製造過程中造成的應力鬆缓。 根據第5a圖可演繹出以舰08為#施例（未圖示）的應力通道電晶體 200。不同的是基底區202和第一和第二區218中的枋料是石夕，而第三區22〇 中的材料是矽化鍺。源/汲區係為摻雜N.型。矽對通道區212中的該矽鍺合 金施加了伸拉力，使得電子流的游動率增加.這同時也使得^〇§電晶體 的負載電流增加。 • 在未圖示的另一種NMOS實施例中，結構類似第5a圖的應力通道電晶 體200，源級極為摻雜N型。nmos中的基底區2〇2有石夕化錯。而第三區 220包含石夕，第一和第二區218具有晶格常數高於矽的第三材料，例如矽化 鍺。該矽化鍺對第三區220中的矽從下方施加一壓縮應力，而第一和第二 區218中的第三材料對第三區220的兩側施加壓縮應力。第一和第二區218 中的錯濃度可以和基底區202不同。 弟6圖係為本發明的另一實施例。基底區202中的半導體材料和nm〇s 電晶體225中的第一和第二區218是碳化矽（SiC，Sii-YCy)。在第三區 220中的矽受到來自碳化矽的壓縮應力、通道區212中的壓縮應力加;強了電 子流’使NMOS電晶體225的效能提升。弟二區220以介於隔離層226外 0503-A31637TWF 10 1273705 緣的接面221與兩側的第—和第二區2i8相靠。第三請置於 声:=206和部份隔離層226之下。該隔離層226包含内襯228和隔離 層本體230。 然而圖之_s電晶體225的電晶麵 P 迅日日肢，具有P型摻雜的源/汲極區214。基底區202和第 一和弟二區218中的材料包含 一 乐 ?19 河叶匕5矽，而弟二區220的材料是碳化矽。通道區 電晶體負載電流t伸拉應力’使跨過通道區212的電洞游動率增加，增進了 ^ 202 t ；；M〇S 232 ^ 91R 弟一E 中的材料是碳化矽。第一和第二 ^ 218 格f數值A於碳切。第.22G與兩_第一和第 ί Γ=Γ21 f細__2G6嫩。第三㈣位於閑 ，丨包層2G6之下，也位於小部份隔離層·之下。 _ 圖PM0S應力通道電晶體232的另—實施例是一舰OS電晶 脰，具有N型摻雜的源/没極。荬： 肖人桎布―扭220中包含矽化鍺，第一和第二區21δ ，晶格常數值低於魏錯。通道區2ΐ2中受到伸拉應力， «^動钩加’增進了動8應力通道電晶體说的效能。 基底區It t貝Γ例田中’弟二區220的材料具有與第一和第二區218和 二;料不同的晶格常數。—種情況是第一和第二區2is中的 =2數大220中的材料晶格常數，基底請中的材料晶 ::數也大於該弟二區22〇中的材料晶格常數。另—種情況是，第—和第 一區218中的材料晶格常數小於第三區 曰, 中的材料晶格常數，而基底區 1中的㈣晶格常數也小於該第三區⑽中的材料#常數手此今 區220中的材料將受到多重伸拉或壓縮應力。 9 Μ弟一 第8a到奵圖係為本發明的電晶體製泸n 構撕在近基舰搬端具有-第—半導=之一實施例。淺通道隔離結 干蛉歧材料。在基底區202上生成了
0503-A31637TWF 11 1273705 -第二半導材料，具有與第—晶格錄相異的第二晶格常數，形成—受到 雙軸應力的應力層24〇。該應力層具有―厚度，範圍約在ω埃到^ ^之間’最佳範圍則在100埃到160埃之間。該應力層24〇可以是藉化學 氣相/儿積，超尚真空化學氣相沉積或分子束磊晶製程所生成。另一種實施 例疋，5玄應力層240的生成係在淺通道隔離結構2〇4形成之前進行。 、该第-和第二半導體材料包含各種元素的結合。舉例來說，該第—半 導體材料可能包含石夕化錯，而該第二半導體材料包含石夕，使該第二半導體 材料受到伸拉應力。另—個例子是，該第—半導體材料是麵該第二半導 體材料是魏鍺，使該第二轉體材料受到魏應力。更進_步的情況是， 该弟-半導體材料包含石夕而該第二半導體材料包含碳化石夕，使該第 體材，受到伸拉應力。再更進一步的例子是，該第一半導體材料包含碳化 石夕’弟二半導體材料包含⑪，使該第二轉體材料受到壓縮應力。 -閘介電層m生成於_應力層⑽上。該閘介電層挪可藉由執氧 化步驟，選擇性的氮化，沉積或高κ值介電賴術而生成。閘介電層规 ^成生-閘電極208。包含—或多介電材料的隔離層2ι〇，生成於該閑介電 層206和閘電極·的相鄰兩側。閘介電層2〇6，閑電極細和隔離層加 的結合形成一閘極堆疊2〇9。在第8d R φ ^ ^ 在弟8d圖中，弟二區220和淺通道隔離結構 204中關凹槽242係藉—钱刻程序生成，如電漿侧。凹槽242垂直向下 延伸至基舰202，赌應麵24q，深度介於5_麵埃之間，使底 ==半導體村料曝露出來。在第知圖中，藉選獅晶生 、 —，该弟—半導體材料在該凹槽242中生成。該第一半導 體材料可在生成時原地摻雜，名罘牛¥ 、 ，雜在基底區2〇2上產生源/沒極區214。該第一 半導體材料可在生成時不換雜 電_離子佈植製程。犧及極區214係藉離子植入產生，例如
0503-A31637TWF 12 1273705 第8e圖中的電晶體224與第5圖所示電晶體相同。使用金屬、金屬石夕 化物或金屬氮化物在源/汲極區214和閘電極208中生成導電區222，可得 到第8f圖和第5a圖的應力通道電晶體200。 另一實施例中，第6圖中的NMOS電晶體225利用了第8a到8e圖的 方去製造’但有許多不同。其中基底區202和第一和第二區218包含了碳 化石夕。此外’弟8e圖的隔離層210 ’在此換成了内槪或薄内概228。第9A ， 圖顯示生成於閘介電層206和閘電極208相鄰兩侧的内襯228，形成了第 9b圖所示的隔離層226。源/没極區214和閘電極208的部份形成了導電區 藝 222，製成了第9c圖和第6圖所示的NMOS電晶體225。 在第三個實施例中，包含了第8a和8b圖的方法。然而基底區2〇2的 基底包含矽，而應力層240是受到伸拉應力的碳化矽。閘電極2〇8形成於 閘）丨電層206上。如第l〇a圖所示閘介電層206生成於第三區220之上。 在應力層240和基底區202的一部份上一凹槽242藉選擇性電漿蝕刻技 術生成。 如第10b圖所示，該第三材料生成於該第一和第二區218上。該第三 材料的晶格常數值大於碳化矽。該第三區22〇在大約切齊閘介電層2〇6邊 • 2的接面處與第-和第二區218才目靠。因基底區2〇2巾的石夕材料和第一和 第二區218之晶格常數大於碳化石夕，該第三區22〇中的碳化石夕受到來自兩 側和底_應力，因此較不易職應力，使得電晶體效能能夠維持。 如第10c圖所不，在閘電極208和閘介電層2〇6相鄰兩側形成的隔離 層210組成-閘極堆豐2〇9。如第1〇d圖所示，在源級極區叫和閉電極 208上生成導電區222，使第7圖所示的pM〇s應办通道電晶體拉得以製 成。 以上提供之實施例已突顯本發明之諸純色。本發娜以較佳實施例 揭露如上，然其並非用以限定本發明的範凰！任何熟習鳥技藝者，在不 脫轉發明之精神和制内，當可做各_更動躺飾。此外本說明書依
0503-A31637TWF 13 1273705 徵 所界定者為準。 …、規疋所提之分段標題並不用於限定其内容所述之範圍’尤其是背景技術 中所提未必是巳揭露之習知發明，發明說明亦非用以限定本發明之技術特
0503-A31637TWF 14 1273705 【圖式簡單說明】 第la到lc圖係為習知應力電晶體； 第2圖係為習知具有過度層的應力通道電晶體； 第3a和3b圖係為雙轴應力施加於一矽層的基底； 第4a和4b圖係為在通道兩側具有壓力源的電晶體； 第5a和5b圖係為本發明的實施例之一； 第6圖係為本發明的另一實施例； 第7圖係為本發明的另一實施例； 第8a到8f圖係為本發明的電晶體製造方法之一實施例； 第9a到9c圖係為本發明的電晶體製造方法之另一實施例；以及 第10a到10d圖係為本發明的電晶體製造方法之另一實施例。 【主要元件符號說明】 102基底區； 108源/汲極區； 110通道區； 114通道钱刻截止層 120應力通道電晶體； 122材料層結構， 123埋氧化層； 124過度矽化鍺層； 126應力矽層； 128矽層； 130緩衝矽化鍺層； 132極/汲極區； 134通道區； 136錯位； 140應力通道電晶體； 142源/汲極區； 144通道； 146 線； 200應力通道電晶體； 202基底區， 204淺通道隔離結構； 206閘介電層； 208閘電極； ;209閘極堆疊； 210隔離層； 212通道區」 0503-A31637TWF 15 1273705 214源/汲極區； 218第一和第二區； 220第三區； 222導電區； 221接面； 225NMOS電晶體； 226隔離層； 228内襯； 230隔離層本體； 232 PMOS應力通道電晶體 240應力層； 242凹槽。 0503-A31637TWF 16

Claims (1)

1273705 弟94136329號申請專利範圍修正本 修正日期：95.11.08 十、申請專利範圍： 1· 一種應力通道電晶體，包含： 一應力通道區（strained channel region )，疊覆於一基底區之上，該基 底區包含具有一第一晶格常數之一第一半導體材料，而該應力通道區包含 具有一第二晶格常數之一第二半導體材料； ' 一源極和一汲極，緊鄰該應力通道區的相對兩側，而該源極和汲極中， • 至少一比例的區域包含該第一半導體材料； 一閘極介電層，疊覆於該應力通道區之上；以及 • 一閘電極，疊覆於該閘極介電層之上。 2·如申請專利範圍第1項所述之應力通道電晶體，其中該第一晶格常 數大於該第二晶袼常數。 3·如申请專利範圍第2項所述之應力通道電晶體，其中該第一半導體 材料包含矽鍺合金，該第二半導體材料包含矽。 4·如申請專利範圍第1項所述之應力通道電晶體，其中該第一半導體 材料的鍺合金莫耳分率介於〇1到〇·9之間。 5·如申請專利範圍第2項所述之應力通道電晶體，其中該第一半導體 材料包含矽，該第二半導體材料包含矽和碳。 、 • 6.如申請專利範圍第1項所述之應力通道電晶體，其中該第一晶格常 數小於該第二晶格常數。 7.如申請專利範圍第6項所述之應力通道電晶體，其中該第一半導體 材料包含矽和碳，該第二半導體材料包含矽。 8·如申請專利範圍第6項所述之應力通道電晶體，其中該第一半導體 材料包含矽，該第二半導體材料包含矽鍺合金。 9。 如申請專利範圍第1項所述之應力通道電晶體，其中該應力通道區 的厚度介於10到1000埃之間。 10. 如申請專利範圍第1項所述之應力通道電晶體，更進一步包含複數 0503-A31637TWFl/YeatsLuo 17 1273705 第94136329號申請專利範圍修正本 修正日期：95.11.08 隔離層，相鄰於該閘電極，該隔離層具有一隔離層寬度，該閘電極具有一 閘電極長度，該應力通道區的長度大於該閘電極長度，小於等於該閘電極 長度和兩倍隔離層寬度的總和。 11·如申請專利範圍第1項所述之應力通道電晶體，其中該應力通道區 的一部份在源極到汲極方向受到伸拉應力（tensiletrain)。 ' 12.如申請專利範圍第η項所述之應力通道電晶體，其中該伸拉應力 的量級介於0.1 %到2%之間。 13. 如申請專利範圍第1項所述之應力通道電晶體，其中該應力通道區 φ 在源極到汲極方向受到壓縮應力。 14. 如申請專利範圍第13項所述之應力通道電晶體，其中該壓縮應力 的量級介於0.1%到2%之間。 15. 如申請專利範圍第1項所述之應力通道電晶體，其中該閘極介電層 的相對電容率大於5。 16·如申請專利範圍第1項所述之應力通道電晶體，其中該閘極介電層 的厚度介於3到1〇〇埃之間。 17·如申請專利範圍第1項所述之應力通道電晶體，其中該應力通道區 的長度介於50到5000埃之間。 • 18·如申請專利範圍第1項所述之應力通道電晶體，其中該源極和汲極 被一導電材料綁束。 19·如申請專利範圍第18項所述之應力通道電晶體，其中該導電材料 係為金屬’金屬矽化物，金屬氮化物，滲雜多晶矽，滲雜多晶矽鍺合金， 之其中之一或其中複數之組合。 20.—種應力通道電晶體，包含： 一應力通道區（strained channel region)，疊覆於一基底區之上，該基 底區包含具有一第一晶格常數之一第一半導體材料，而該應力通道區包含 具有一第二晶格常數之一第二半導體材料； 0503-A31637TWF l/YeatsLu( 18 705 第94136329號申請專利範圍修正本 修正曰期：托譲 一源極和一汲極，緊鄰該應力通道區的相對兩側，而該源極和汲極的 頂部包含具有一第三晶格常數之一第三半導體材料； 一閘極介電層，疊覆於該應力通道區之上；以及 一閘電極，疊覆於該閘極介電層之上。 21·如申請專利範圍第20項所述之應力通道電晶體，其中該第一晶格 常數大於該第二晶格常數，該第三晶格常數大於該第二晶格常數。 22.如申請專利範圍第21項所述之應力通道電晶體，其中該第一和第 二半導體材料包含矽鍺合金，該第二半導體材料包含矽。 23·如申請專利範圍第21項所述之應力通道電晶體，其中該第一和第 二半導體材料包含矽，該第二半導體材料包含矽和碳。 24·如申請專利範圍第20項所述之應力通道電晶體，其中該第一晶格 常數小於該第二晶格常數，該第三晶格常數小於該第二晶格常數。 25·如申請專利範圍第24項所述之應力通道電晶體，其中該第一和第 三半導體材料包含矽和碳，該第二半導體材料包含矽。 26·如申請專利範圍第24項所述之應力通道電晶體，其中該第一和第 二半導體材料包含矽，該第二半導體材料包含矽鍺合金。 27·如申請專利範圍第20項所述之應力通道電晶體，其中該應力通道 區的厚度介於10到1〇〇〇埃之間。 28·如申請專利範圍第2〇項所述之應力通道電晶體，其中該第一半導 體材料和第三半導體材料係為相同材料。 29·如申請專利範圍第2〇項所述之應力通道電晶體，其中該應力通道 區在源極到汲極方向受到伸拉應力（tensiletrain)。 3〇·如申請專利範圍第29項所述之應力通道電晶體，其中該伸拉應力 的量級介於0.1%到2%之間。 31·如申請專利範圍第20項所述之應力通道電晶體，其中該應力通道 區在源極到汲極方向受到壓縮應力。 0503-A31637TWFl/YeatsLuo 19 ^73705 4 94136329 酬她林 ^9W：9，n.〇8 32·如巾料利難第31獅述之應力通道電晶體，射該壓縮 的:E級介於〇.1%到2%之間。 ％刀 33.如巾請專利範圍第2()項所述之應力通道電晶體，其中該閘極 層的相對電容率大於5。 电 - 3=·如巾物_第2()項所述之應力通道電晶體，財該閘極 ' €的厚度介於3到1〇〇埃之間。 ，35.如申請專利範圍第2〇項所述之應力通道電晶體，其中該源極 極被一導電材料綁束。 “ 36·如申請專利範圍第35項所述之應力通道電晶體，財 係為金屬，金屬石夕化物，金屬氮化物，滲雜多晶石夕，渗雜多晶石夕錯合金， 之其中之一或其中複數之組合。 ^ ， 37·—種製造應力通道電晶體的方法，包含： =基底上赴-應力通道，底包含具有—第1格常 一轉體材料’該應力區包含具有一第二晶格常數的一第二半導體材料弟 在該應力區的一部位上產生一閘極堆疊； 在該應力區上未被該閘極堆疊覆蓋的部位上產生一凹槽； 在該凹槽上生成-第三半導體材料，該第三半導體材^ 曰 袼常數；以及 /、令弟二日日 在該閘極堆疊的兩側生成一源極區和一汲極區。 38.如申請專利顧第37項所述之製造應力通道電晶體的方法，更進 -步包含在該第三半導體材料和該閘極堆疊上的—閘驗表面上 矽化物層。 X 39.如申請專利範圍第37項所述之製造應力通道電晶體的方法， 該第-晶格常數大於該第二晶格常數，該第三晶格f數大於該第二晶格常 數。 明·如申請專利範圍第37項所述之製造應力通道電晶體的方法，其中 0503-A31637TWFl/YeatsLuo 20 1273705 · 第94136329號申請專利範圍修正本 ^ 卜 卜、, 修正日期：95.1U)8 該第一和第二半導體材料包含石夕和錯，該第二半導體材料包含石夕。 41·如申請專利棚第37項所述之製造應力通道電晶體的方法， 該第-和第三半導體材料包含％，該第二半導麟料包含飾碳。、 42·如申請專利範圍第37項所述之製造應力通道電晶體的方法， =第-晶格常數小於該第二晶袼常數，而該第三晶袼常數小於該第二晶格 43·如申請專利範圍第37項所述之製造應力通道電晶體的方法，
該第-和第三半導體材料包細和碳，該第二半導體材料包切。，、 44·如申睛專利耗圍第37項所述之製造應力通道電晶體的方法， 該第-和第三半導體材料包含碎，鄉二半導體材料包含朴鍺。” 45.如申凊專利辄圍第37項所述之製造應力通道電晶體的方法，其 該閘極堆疊包含一閘電極疊覆於一閘介電層上。 /、 46·如申請專利範圍第45項所述之製造應力通道電晶體的方法， 該間極堆疊_電極兩側更進_步包含隔離層，該隔離層包含—介電瓣斗。 > 47·如申w專利細第45項所述之製造應力通道電晶體的方法，其中 該閘介電層的相對電容率大於5。 ’、 48·如申明專利範圍第45項所述之製造應力通道電晶體的方法，其中 該閘介電層的厚度介於3到1〇〇埃之間。 /、 49·如申明專利範圍第37項所述之製造應力通道電晶體的方法，其中 該應力區的厚度在10到1〇〇〇埃之間。 ^ •士申明專利範圍第37工員所述之製造應力通道電晶體的方法，其中 該凹槽的深度在5〇到ι〇0〇埃之間。 51·如申叫專利乾圍第37項所述之製造應力通道電晶體的方法，其中 该弟二半導體材料包含-外延生長材料。 _專利乾圍第51項所述之製造應力通道電晶體的方法，其中 ^ V體材料係由化學氣相沉積、超高真空化學氣相沉積齡子束蠢 0503-A31637TWFl/YeatsLu〇 21 127370S 修正日期：95.11.08 弟94136329號申請專利範圍修正本 晶製程所生成。 53.如申請專利範圍第3?項所述之製造應力通道電晶體的方法，其中 該第三半導體材料與第—半導體材料係為相同材料。 八 54·如申5月專利範圍帛37項所述之製造應力通道電晶體的方法，其中 該第三半導體材料包含立即摻雜雜質。 、 • 55·如中請專利範圍第37項所述之製造應力通道電晶體的方法，其中 δ亥第二半導體材料包含非摻雜材料。 56·如申請專利範圍第37項所述之製造應力通道電晶體的方法，其中 φ 該源極和汲極係由離子佈植製程或電漿浸置離子佈植製程所產生。 57·如申請專利範圍第37項所述之製造應力通道電晶體的方法，更進 步包S在4源極和〉及極上生成一導電材料。 58.如申請專利範圍帛57項所述之製造應力通道電晶體的方法，其中 該導電材料係為金屬，金屬矽化物或一金屬氮化物。 59·如申請專利範圍第37項所述之製造應力通道電晶體的方法，更進 一步包含在該凹槽令生成一摻雜區。
22 0503-Α31637TWF 1/YeatsLuo
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