TWI272651B - Method for fabricating semiconductor device - Google Patents

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TWI272651B
TWI272651B TW092107111A TW92107111A TWI272651B TW I272651 B TWI272651 B TW I272651B TW 092107111 A TW092107111 A TW 092107111A TW 92107111 A TW92107111 A TW 92107111A TW I272651 B TWI272651 B TW I272651B
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semiconductor
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Hidenori Notake
Teruhito Ohnishi
Akira Asai
Shigetaka Aoki
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Matsushita Electric Ind Co Ltd
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Description

1272651 玖、發明說明： 技術領域 本發明係關於半導體裝置之製造方法，尤其係有含Si及 Si以外之IV族元素（以下稱其為污染物質）之半導體層之 半導體裝置。 先前技術 近年來，隨著移動通信機器之高性能化、小型化之不斷 深入，要求半導體裝置中之電晶體能於較高之帶域下高頻 操作、較低之損耗下鬲速動作。例如，以下說明之有異質 接面雙極型電晶體的半導體裝置之製造方法，係吾人所知 之滿足此要求之手段。 圖5 ( a )至圖8 ( b )皆為剖視圖，係顯示習知之包括異 質接面雙極型電晶體之半導體裝置的製造工序之一例。 首先，於圖5 ( a )所示的工序下，準備由以電阻率例如 為10〜15Ω πιη之（100)面為主面之單晶矽製成的P型 半導體基板2 0 0，進行以抗姓膜（未示）為植入掩模之離子 植入，而於半導體基板200上之雙極型電晶體形成區形成 Ν型埋入層201。之後，除去抗蝕膜並進行完熱處理後，再 讓結晶碎層進行暴晶生長，而於基板的主面一側形成Ν型 磊晶層202。 其次，於半導體基板200主面一侧之埋入層201兩側區 域形成較埋入層201為深之溝（trench)，並進行熱氧化以 氧化深溝的表面部份。而且，於基板的整個面上沉積多晶 矽膜203後，再進行回蝕（etch back)而以多晶矽膜203 1272651 、 把深溝填起來。 *次，於圖5 (b)所示的工序下，先形成淺溝形成區開 口之抗蝕膜204，再以它作為蝕刻掩模來蝕刻半導體基板 2 0 0 ’而於半導體基板2 〇 〇主面一侧形成淺溝2 〇 $。 其次，於圖5 ( c )所示的工序下，於基板的主面一側沉 積第一氧化矽膜206後，再利用化學機械磨平法（以下稱 其為CMP)等進行平坦化處理，以第一氧化矽膜2〇6將所 有淺溝205填好。之後，再將N型雜質植入接觸金屬電極 的接觸部份而形成接觸引出層2〇7。 其次，於圖5 (d)所示的工序下，於基板的整個面上沉 積第二氧化矽膜208後，再於第二氧化矽膜2〇8上沉積第 一多晶矽膜209。之後，於基板的主面一側形成有開口部的 抗姓膜2 1 0再進行以其為掩模之姓刻以將氧化石夕膜2 〇 $ 與第一多晶矽膜209圖案化，以形成包括雙極型電晶體之 基極形成區之接觸開口部Ac〇。 其次，於圖6 ( a )所示的工序下，進行選擇磊晶生長， 而於基極形成區上形成包括SiGe層及Si層之P型真基極 層2 11。此時，於基板的主面一側及背面一側亦形成p型 多晶Si/SiGe膜212。於使真基極層211進行選擇磊晶生 長义情形，若真基極層211之生長膜厚變厚，便有以下可 月匕性。即選擇性雙損，氧化石夕膜上亦生長多晶si/训㊁膜 212’而成為產生導致半導體元件不良之粒子的原因。因 此’夕數情形係事先形成第一多晶矽膜2〇9作多晶si/ SiGe 膜212之種子（seed)層。 1272651 其次’於圖6 ( b )所示的工序下，於基板的整個面上沉 積第三氧化矽膜2 13。 其次’於圖6 ( c )所示的工序下，於基板的主面一侧形 成抗蚀膜214,再藉由進行以其作掩模之蝕刻而於真基極層 211的中央部上及Si/SiGe膜212上留下第三氧化矽膜 213 〇 其次，於圖6 (d)所示的工序下，於基板的整個面上， 沉積P型多晶矽膜215後，再於多晶矽膜215上沉積第四 氧化矽膜2 16。 其次，於圖7 (a)所示的工序下，於基板的主面一側形 成抗蝕膜217，再進行以其作掩模之蝕刻，而將多晶矽膜 215及第四氧化矽膜216圖案化。是以，形成射極區開口部 A·’而使第三氧化石夕膜213的中央部份自射極區開口部 Aem之底部露出來。 /、入杰圖7 ( b )所示的工序下，於基板的整個面上， 沉積第五氧化矽膜218後，再於第五氧化矽膜218上形成 ❹N型多晶梦膜219 ’並㈣第五氧切膜218與多晶 珍膜219’而使第五氧切膜218與多晶珍膜219作為側壁 田在射極區開口邵Aem的側面。 心後進仃濕钮刻以P余去第三氧化石夕膜2 13巾從射極區 開：：Aem〈辰邵露出的部份，以使真基極層211之中央 口IW刀路出來。換言之，形成於第一多晶石夕膜彻上的 =膜212亦露出來。需提一下，第五氧化石夕膜2i8的端 部亦文到濕蝕刻作用而向外移動（後退）。 1272651 其次，於圖7 ( c ) 先形成N型多晶矽膜 進行熱處理。是以， 基極層211中，而形 所示的工序下，於基板的整個面上， 220 ’再利用急速熱處理法（RTA )等 多晶矽膜220中的N型雜質擴散至真 成射極層2 2 1。 其次，於圖8 ( a)阱—AA 、 、d」所π的工序下，於基板的主面一側形 成抗姓膜222 4進仃以抗姓膜作掩模之蚀刻，而將多 晶石夕膜220、第五氧切膜218及第四氧化石夕膜216圖案 化’以使^ Βθ硬艇220成為射極區引出電極。此時，形成 於第-氧化碎冑208上之第—多晶碎膜2()9及多晶珍$ 亦同時被圖案化’第-多晶砍膜209及多晶碎215便成為 基區引出電極。 其次’於圖8 ( b)所示的工序下，於基板的主面一側沉 積第六氧切膜223作層間絕緣膜後，再利用化學機械磨 平法（CMP)等將第六氧化石夕膜223之表面平坦化。還藉 由光刻和蝕刻，於第六氧化矽膜223的一部份上形成接觸 W。取後，再利用濺射法，於接觸窗内及第六氧化矽膜 上沉積A1合金膜，之後，再藉由光刻和蝕刻將μ合金膜 圖案化而形成A1佈線224。 經過以上工序，便能製成具有異質接面雙極型電晶體之 半導體裝置。需提一下，雖於圖5(a)〜圖8(b)中未示， 半導體基板200上既可形成雙極型電晶體，又可形成cm〇s 元件。 發明所欲解決之課題 處理含有Ge 然而，於習知之半導體裝置之製造方法下 1272651 叙對Si器件之特性有不良影響的污染物質的晶圓時，一般 術係白需設置專用生產線，而與沒有污染的晶圓分開 來處理。製造DRAM等半導體裝置時作法一般皆係如此。 具體而言，係將無污染之工序（掩模工序）、由於矽化鎢等 的污染而受害一般之工序（矽化工序）、由於鋁、銅等之污 染而文害頗深之工序（佈線工序）分開來進行，每一個工 序下’皆係採用專用半導體製造裝置處理晶圓。 芡所以能建立起如此之生產線，係因為使用該生產線製 I之半導組裝置為大批f，而可把半導體製造裝置之運轉 率設得很高之故。於習知之半㈣裝置生產線下，為避免 半導體裝置的性能由於污染而惡化，係無以下情形發生。 即於同一個生產線下共用基本相同之製造裝置製造包含污 染物質之晶圓與不包含污染之晶圓。 另一万面，具有Si/ SiGe異質接面的異質接面型元件（以 下，僅稱其為SiGe元件）會因為含鍺而作高性能半導體裝 置用’但㈣為CMOS元件之冷染物質這一角度而言，係 有必要如上所述設置SiGe元件專用生產線製造⑽元 件。若不使用專用生產線，閘極氧化膜的膜f或者可靠性
便都有可能下降。例如，於形成F 牛1口万、小成厚2〇nm的閘極氧化膜而測 量Qbd (至擊穿為止的電荷量：咖哪t。。⑹並 求出累積故障4 5G%後，由於鍺強制污染之晶圓（&濃 度：2.5〜8X10i2 atoms/cm2)的 qm 在 〇 2〜 之間。這-值與未遭污染之晶圓（Ge濃度：在檢測極限值 lXl〇9at〇mS/Cm2 以下）的 2·0 〜3.0C/W 相比，低了很 1272651 多，可知耐壓值很低。 然而，右為能於不對Si元件造成壞影響之情形下製造 Si=元件而設置專用生產線，對品種多、生產量少之產品 而言，成本相對地變高，這對實際生產無益。 而且，一般係用較CMOS元件晚一個技術時代以上的生 產線製造SiGe元件。此乃係進行最先進之微細加工之生產 線需使用價格昂貴之製造裝置，裝置之折舊㈣很高，儘 管用於製造運轉率可望很高的CM〇s元件尚可，但於用於 製造運轉率可望較低的SiGe㈣時經濟上便不合算了。因 此’以批！生產為基礎之siGe元件靠微細化帶來之高性能 化便車又CMOS 7C件靠微細化帶來之高性能化為晚。 由以上理由可知.在共用既有生產線製造s心元件時存 在以下問通。具體而言，於習知之半導體裝置之製造方法 下圖6 ( a )所不的工序下，若借助選擇蟲晶生長而形成 之P型真基極層211例如含有鍺等污染物質，基板背面-i、’J的P 土 Si/ SiGe膜212中亦會含有為污染物質的錯。再 者’於圖6(a)所示的狀態下，㈣量蟲晶生長層之膜厚、 用員微叙進仃檢查時，為污染源之錯的次級污染（以下， % /、為一,人染），係介以測量裝置、檢查裝置等上的台子 (Stag〇、機器人臂或者真空麵（Pinset)等而發生。 再者，於圖r-f 」所不的工序下’利用LP — cVD (低壓 化學氣相〉冗積法）來士、々々 一 、〶忐）形成罘三軋化矽膜213時，及於圖7(c) :丁勺:序下，利用LP—CVD形成N型多晶矽膜22〇時， α Μ以爐<爐官（tube)、晶舟（b〇W或者晶圓搬 1272651 送機造成二次污染。 再者，於圖7 ( b )所示的工序下，利用濕蝕刻加工第三 氧化矽膜2 13時，及於圖8 ( a )所示的工序下，利用乾刻 加工半導體基板表面一側的P型Si/SiGe膜212時，都有 可能發生介以蝕刻槽（etching bus)、密閉容器（chamber) 或者晶圓搬送機等造成之二次污染。 發明内容 本發明之目的，係在於：於含有污染物質即Ge般之Si 以外之IV族元素之半導體裝置之製造工序下，抑制給半導 體裝置之各個要素造成之污染、二次污染。 本發明之第一種半導體裝置之製造方法，係為一種包括 含Si及Si以外之IV族元素之半導體層之半導體裝置之製 造方法，係包括：於基板的整個面上形成所述半導體層的 工序（a);及接著所述工序（a)，將於所述工序中所 形成之半導體層中位於所述基板背面之部份除去的工序 (b )。 於該方法下，因係借助蝕刻將形成於基板背面一側、含 污染物質之半導體層除去，故可抑制在此後之工序中，介 以台子、機器人臂或者真空鉗等而導致之二次污染。因此， 於可能有 >亏染之情形下，可與不含污染物質之半導體裝置 之製造方法共用的部份增多，結果是可避免高成本化。 所述工序（b )，係借助使用了含氟酸與硝酸之混合液的 濕蚀刻進行’因此，可將半導體層中基板主面_側之部份 留下’而僅將背面一側之部份除去。 -12- 1272651 方、所迟工序（a ) ’ 土少於一部份形成含有 層（OS x £1 ’ G s丨’ x+y > Q)的半導體層作為所述半 導體層。由此可提供適於製造Si/SiGe異質接面型半導體 裝置、Si/SiGeC異質接面型半導體裝置及異質接 面型半導體裝置之製造方法。 ' 於所述工序、（a)下’以順序積層所述Sil-x-yGexCy層 和Si層而構成之疊層膜作所述半導體層。由此，可於將包 含污染物質之Si 1 ^GexCy層露出之部份維持得儘量小的 情形下d進行後工序。 進一步包括：於所述工序（b)後，於容器内進行伴隨著 對所述半導體層的加熱的處理的工序；及於所述伴隨加熱 之處理後於所述容器内進行空走的工序。由此，於和不Z 污染物質之半導體裝置之製造工序共用該容器的情形下， 亦確實能避免對不含污染物質之半導體裝置造成不良影 響。 ·’ 本發明之第二種半導體裝置之製造方法，係為一種包括 含有Si及Si以外之IV族元素之半導體層的半導體裝置之 製造方法，係包括：於基板的整個面上形成所述半導體層 的工序（a );於所述工序（a )之後，利用製造含以、不含 Si以外之IV族元素之半導體裝置的一部份工序中所用的 容器，進行伴隨著加熱所述半導體層之處理的工序（b ); 及於所述工序（b )後，於所述容器内空走的工序（c )。 於該方法下，於和不含污染物質之半導體裝置的製造工 序共用該容器的情形下，亦確實能避免二次污染對不本冷 -13- 1272651 染物質之半導體裝置造成不良影響。 雖然由於所述工序Γ κ、 y 在較所述工序（a )為高之丨w卢 下進行而會導致在進行 皿度 ^ ^ . 序b )的那一段時間里，半導f 層里所含之污染物質衮1 a τ 、 干寸随 、 σ外擴散，容器内被污染的幾率 增與如此之情形下，在進行工序(b)下之㈣= . 欠崔貫能避免給不含污染物質的半 等缸裝置造成不艮影響^ 卞 所述容器，一般或Λ、v拉 用之密閉容器，或為積膜或者對基板進行熱處理時所 之爐管。 …續或者對基板進行熱處理時所用 較佳者，係所述工序（ (非甚。曰、 序（c)於在所述容器内設置了假晶圓 (非屋口口日曰圓）的狀態下進行。 、 進一步包括：於所述工處广、、 沉積於假晶圓上之膜進行後，，假晶_^
Si以外之^族元素的工序/由=二確認是否含有所述 序進行1好的管理。自此可對半導體裝置之製造工 較佳者，係於所述工序。 y層了在一部份形成含有 層作所述半導體層。 —y—，x+y>G)<半導體 步包括：於所述工序⑴後，形成佈線的工序；及 此在形成所述佈線之工皮4 斤及 戽 則將所述半導體層圖案化的工 斤。由此，可最大限度地抑制 的工序下之擴散。 心-物貝於受污染程度較高 進一步包括：於所述工序⑴之後，於所述半導體層之 -14- 1272651 -邯份上形成矽化物層的工序；及就在形成所述矽化物之 工序前，將所述半導體層圖案化的工序。由此，可最大限 度地抑制污染物質於受污染程度較低之工序下之擴^。 實施方式 (實施形態） 圖1 (a)至圖4 (〇為剖視圖，係顯示本發明的實施形 態中之半導體裝置之製造工序。 首先，於圖1 (a)所示的工序下，準備由以電阻率例如 為1〇〜15Ω .(：111之（100)面為主面之單晶矽製成之p型 半導體基板1 〇〇，進行以抗蝕膜（未示）為植入掩模的離子 植入，而於半導體基板100上的雙極型電晶體形成區形成 N 土埋入層1 〇 1。之後，除去抗蚀膜並進行完熱處理後，再 使結晶矽層進行磊晶生長，而於基板的主面一側形成N型 暴晶層10 2。 其次’於半導體基板100主面一側之埋入層101兩側之 區域形成較埋入層101為深的溝，並進行熱氧化以氧化深 /冓之表面邵份。而且，於基板的整個面上沉積多晶矽膜1 〇3 後’再進行回蝕而用多晶矽膜103把深溝填起來。 其次’於圖1 ( b )所示的工序下，先形成使淺溝形成區 開了口的抗蝕膜1〇4,再以其作蝕刻掩模以蝕刻半導體基板 100 ’而於半導體基板1 〇〇的主面一側形成淺溝105。 其次’於圖1 ( c)所示的工序下，於基板的主面一側沉 積第一氧化矽膜106後，再利用CMP等進行平坦化處理， 用第一氧化矽膜1〇6將所有淺溝105填好。這之後，再將 -15- 1272651 N型雜質植入接觸金屬電極的接觸部份而形成接觸引出層 107。 @ 其次，於圖1 (d)所示的工序下，於基板的整個面上沉 積第二氧化矽膜108後，再於第二氧化矽膜丨〇8上沉積第 —多晶矽膜109。之後，於基板的主面一側形成有開口部的 抗蝕膜no,再進行以其作掩模的蝕刻將氧化矽膜1〇8和第 一多晶矽膜109圖案化，以形成包括雙極型電晶體的基極 形成區的接觸開口部Aco。 其次，於圖2 ( a )所示的工序下，進行選擇磊晶生長， 而於基極形成區上形成包括SiGe層及Si層的p型真基極 層111。此時，P型多晶Si/siGe膜112亦形成於基板的 主面一側及背面一側。雖然於選擇磊晶生長真基極層U1 的情形下，第一多晶矽膜1〇9不是非有不可的，但若真基 極層111的生長膜厚變厚，便有以下可能性。即選擇性受 損，氧化珍膜上亦生長多晶Si/SiGe膜112，而成為產生 導致半導體元件不良之粒子的原因。因此，多數情形係事 先形成第一多晶矽膜1〇9作多晶112的種子層。 本實施形態中之半導體裝置之製造方法的特徵，在於： 於圖2 ( a)戶斤$的工序以後，馬上藉由背面濕姓刻將形成 於半導體基板1〇〇背面的第一多晶矽膜109上、含有污染 物質的P型Si/SiGe膜112除去。 該處理的一個具體例便是使用氟硝酸（氟酸：硝酸=ι: 6) 作背面濕蝕刻之藥液。此時’雖然下—個即將處理之晶圓 有可能由於藥液循環而遭污染，但只要使用氟硝酸（氟酸: -16- 1272651 硝酸=1 : 6)，即使猶環溶液内 i去、人 門唧。Ge <濃度達到42Ppm 卜4 r 土 再者，耶可於劃分雙極型活 性區時使用氮化矽膜，並以其 1卞月面蝕刻時之阻擋層。 八次’於圖2 ( b )所示的工戽 # 7工序下，於基板的整個面上沉 積弟二氣化矽膜113。此時， 长 巧成弟二虱化矽膜11 3以後， 馬上利用已形成第二蘯仆於胳η， 虱化矽胺113之半導體製造裝置中之 爐管、密閉容器等進行空走的 、 —·、 7 序廷裡，空走工序意味 f ·於在半導體製造裝蒙的掳其 表罝的爐官、密閉容器等内部不設置 晶圓或者設置假晶圓（假基板） 」足狀怨下，沉積假膜及對 基板進行熱處理。 其次’於圖 2(e、— 、、 斤的工序下，於基板的主面一側形 成抗姓膜114 ’再藉由進行以並令、 仃以弄作掩杈夂蝕刻而於真基極層 111之中央部份和Si/SiGe趑11〇 一 9 /SiGe膜112上留下第三氧化矽膜 113。 其次，於圖 2 ( d ) ; ΛΑ «Τ — 斤不的工序下，於基板的整個面上， 〉儿積Ρ型多晶珍膜115接，拓、人夕口 後再於夕晶石夕膜11 5上沉積第四 氧化矽膜11 6。 、其次：於圖3 (a)所示的工序下，於基板的主面一側形 成抗触膜117 ’再進行以其作掩模的触刻，而把多晶石夕膜 115及第四氧化咬膜ι】6闰姿 膝U6圖案化。是以，便形成了射極區開 口部Aem，而使第三氣仆々 礼化矽版113足中央邵份從射極區開 口部Aem的底部露出來。 其次，於圖3 ( b )所示的工序下，於基板的整個面上， 沉積第五氧化石夕膜118後，再於第五氧化石夕膜ιΐ8上形成 -17- 1272651 例如N型多晶矽膜119，並回蝕第五氧化矽膜118和多晶 石夕膜119’而使第五氧化矽膜118和多晶矽膜119作為側壁 留在射極區開口部Aem的側面。 之後，先進行濕蝕刻，再除去第三氧化矽膜113中從射 極區開口邵Aem之底部露出的那一部份，以使真基極層丄u 的中央邵份露出來。需提一下，第五氧化矽膜丨丨8的端部 亦义到濕I虫刻作用而向外移動（後退）。 其’人’於圖3 (C)所示的工序下，於基板的整個面上， 形成N型多晶矽膜12〇後，再利用急速熱處理法（rTa ) 等進仃熱處理。是以，多晶矽膜12〇中之N型雜質便擴散 至真基極層111中，而形成射極層 121。 、其次，於圖4 ( a )所示的工序下，於基板的主面一側形 成杬蝕腠122,再進行以抗蝕膜122為掩模之蝕刻，而把多 曰曰夕膜120、第五氧化矽膜118及第四氧化矽膜圖案 化，以使多晶矽膜120成為射極區引出電極。 其次，於圖4 ( b )所示的工序下，除去抗姓膜122後， 再於基板的主面-側形成另—個抗姓膜工，藉由進行以抗 蝕膜123作掩杈的蝕刻，把多晶矽膜ιι5、μ/μ^膜112、 第一多晶石夕膜1〇9同時圖案化，而使第一多晶石夕膜1〇9、 Si/SiGe膜112及多晶碎膜115成為基區引出電極。換言 〈，於進行對污染之容許度較高之佈線工序前，同時對多 晶石夕膜115、包含污染物質之Si/SiGe膜112及第一多晶 矽膜109這三層膜進行乾蝕刻。 其次，於圖4(c)所+从卞— '、的工序下，於基板的主面一側沉 -18- !272651 積第六氧化鹤m作層間絕賴後，再利践學機械磨 平法（CMP)等將第六氧化石夕膜124之表面平坦化。還藉 由光刻和㈣，於第六氧切膜124的—部份上形成接觸 窗。最後，再利用濺射法，於接觸窗内及第六氧化錢以 上/儿積Α1 σ金膜，之後’再藉由光刻和蚀刻將A1合金膜 圖案化而形成包括插塞（plug)之A1佈線⑵。 k過以上工序，便能製成擁有異質接面雙極型電晶體之 半導體裝置。需提-下，雖在圖1(a)〜圖4⑴中未示， 半導體基板_上既可形成雙極型電晶體，又可形成⑽⑽ 元件。 —本實施形態之效果一 依據本實施形態，因為於在圖2 (a)所示的工序下藉由 磊晶生長而形成含有污染物質的真基極層iu後，馬I藉 由背面濕#刻將形成料導體基板刚背面的第_多_ 膜109上、含有污染物質的Si/SiG^ 112除去，故^抑 制起因於台子、機器人臂或者真线等之二次污染。因此， 較採用可能有污染之裝置亦會因可共用部份增多而可避 免向成本化。 再者，依據本實施形態，因為於圖2(b)所示的工序下 形成第三氧切膜113 A，馬上進行了空走之工序，故可 抑制由真基極層m或者Si/SiG，112產生的冷染物質 介以鍋爐造成二次污染。 貝 再者’若對空走工序下之監視晶圓進行元素分析，以確 認有無污染並以該結果作製造布驟管理指標，即可更徹底 -19- 1272651 地進行污染管理。而且，還根據器件的種類、製造條件等 將這些資料儲存好並利用這些資料，便能降低產品性能偏 差，而提高成品率。 —為確認空走效果而進行的分析一 以下，對於圖2 ( a )所示的工序之後，為確認空走的效 果而馬上進行分析實驗所得的結果加以說明。該實驗為： 進行680°C下的CVD，沉積厚20nm的LP- TEOS膜（以四 乙基氧矽烷為主原料的LP — CVD法沉積的膜）來看看效果 如何。 於8英寸矽晶圓的整個面上生長包含組成比15%之鍺的 SiGe膜，於監視晶圓的整個面上形成TEOS膜作為第一試 樣；接著，於該TEOS膜生長後進行空走，空走後再於其 他監視晶圓上再沉積TEOS膜，以其作為第二試樣。 然後，使第一、第二試樣表面的TEOS膜溶解，利用電 感耦合等離子質量分析裝置對該第一、第二試樣進行元素 分析。結果，於第一試樣之表面上檢測到濃度為2 X1012 atoms/ cm2之鍺。然而，於第二試樣中未檢測到鍺，由此 可知：第二試樣中只含有包括四極（quadrupole )型質量分 析部份的電感耦合等離子質量分析裝置的檢測極限值，即 濃度1 X 1 〇9 atoms/ cm2以下之鍺。由此而確知：可藉由空 走工序，防止鍺污染。 因此，於包含例如鍺等污染物質之膜露出於表面之情 形，若不完成空走工序便不處理下一個產品，則能有效地 抑制二次污染。尤其是，若本實施形態中所述，在沉積SiGe -20- 1272651 月旲又工序後，於較SiGe膜的磊晶生長溫度（550〜60(rc左 右）為高之溫度（68〇°C左右）下進行CVD而沉積TE〇s 膜的情形下，因在進行CVD之期間内，SiGe膜中所含之鍺 容易向外擴散，故L p — c V D裝置中的鍋爐被污染的幾率便 问因此，幸父佳者，係於SiGe膜生長之後且TEOS膜等氧 化膜、氮化膜沉積之前，進行空走工序。 再者，為防止處理時出錯，將裝置規格書（reciepe)專 用化係一非常有效的手段。 、，而且，以下情形已得以確認：即使於處理例如含有鍺之 半導體基板係為半導體製造裝置被鍺污染之原因的情形 下，亦可藉由例如CHF3等氣體清洗、爐管清洗等來除去 2體製造裝置中的污染而使其復舊。如此之裝置復舊狀 態f:著：在用含有四極型質量分析部份的電感耦合等離 、、里刀析裝JL刀析監視晶圓時，裝置的檢測極限值即濃 度在以下。換言之，於使用該檢測裝置 的6形下，未檢測出鍺。 論起分析裝置，較佳者，係用有雙聚焦（^仏一 focusmg )型質量分析部份之電感耦合型等離子質量分析裝 * /、理由為·雙聚焦型質量分析法的分解能力高，難以 义起因於母體之光譜干涉的 ^ ^ . 0〜θ。利用氣鉍或者氟硝酸等 5父回收溶液來溶解沉積膜 、、 、 ^艰胰或者+導體基板的表面這一方 法’係為一分析用溶液回收。 — 法較佳者，係用污染物質 的洛知及、擴散係數作為判斷指標。 再者，從為進行空走工虐#m、 、 斤用 < 監視晶圓係為確認整個 -21 - 1272651 * k 爐管有無污染這一角度而言，較佳者，係將它設於爐管的 上部、中部和下部幾個部份上。為測量和含有污染物質的 半導體基板一起處理時的污染量，可由含污染物質的半導 體基板夾者監視晶圓設於爐管中。 對監視晶圓的分析結果可作為判斷是否已處於可處理 CMOS器件等下一個產品之狀態的判斷材料。 —實施形態的其它效果一 依據本實施形態，於圖3 ( b )所示的工序下，同時乾蝕 刻多晶矽膜115、含污染物質之Si/SiGe膜112及第一多 晶矽膜109這三層。於是，若在受污染程度較高的佈線工 序之前加工，便能抑制掩模工序下之二次污染。 需提一下，於在佈線工序之前在成為射極的N型多晶矽 膜120上、成為引出電極的P型多晶矽膜115上形成矽化 物以減小與金屬佈線之接觸電阻的情形下，若在受污染程 度不低的矽化工序之前，加工含污染物質的P型Si/ SiGe 膜112，便能抑制於掩模工序下之二次污染。 因此，本實施形態中的半導體裝置之製造方法，對製造 含MIS電晶體之CMOS邏輯元件等矽元件生產線來說，係 為一個製造以矽為主成份之矽系異質接面器件時的有效方 法。 (其它實施形態） 需提一下，於上述實施形態中，以異質接面雙極型電晶 體中之NPN型電晶體為例做了說明，不僅如此，本發明適 用PNP型電晶體或者異質接面型MIS電晶體。 -22- 1272651 而且，本發明亦適用異質接面雙極型電晶體與矽Mis電 晶體的混載元件，或者異質接面雙極型電晶體與有si/ SiGe異質接面之MIS電晶體的混載元件。 再者，將本發明應用到該雙極型電晶體以外之其它元件 I含有污染物質的半導體元件時，它能發揮出上述實施形 態中所述的效果。例如，於為雙極型電晶體之情形下，p 型真基極可為Si。 再者’本發明的效果，於用SiGeC基極層或者训基極 層代替上述各實施形態中的SiGe基極層而製成的半導體裝 置中亦能發揮出來。換言之，本發明適用所有的包括Si 1-x-yGexCy 層（〇 < X <；[，〇 < -1 osysi，x+y>0)之半導體裝 置。 於上述實施形態中，可用原來即有含有㈣物質之蟲曰曰 層（雙極型電晶體中為集極層）的半導體基板作半導體= 板。 旦土 於上述實施形態中，於圖1 “）所示的工序下，於 N型埋入層1 〇 1以後，利用製 j用成本較南的現場（in — 摻雜形成了 N型磊晶層1〇2， _ 小偟如此，逗可代替現 雜，而是於羞晶生長後進料 見场接 崎仃阿牝植入。於這種情 使磊晶工序的製造成本下降。 可 上=實施形態中’由氧切膜製成之絕緣膜可用氣 =替氧切膜。再者，於圖iu)所示的工序下夕 完深溝之表面部以後，用夕 氧化 用多晶矽膜103將深溝填好τ 僅如此，可用氧化矽膜代夕 了’不 弋曰夕日曰矽膜1 03將深溝填好。 -23 -

Claims (1)

1272651 拾、申請專利範園： 1. 一種半導體裝置之製造方法，該半導體裝置係包括含有 s i及S1以外之IV族元素的半導體層，其特徵係在於： 包括： 於基板的整個面上形成所述半導體層的工序（a );及 接著所述工序（a)，將於所述工序（a)中形成之半導 體層中位於所述基板背面之部份除去的工序（b )。 2 ·如申請專利範圍第1項所述之半導體裝置之製造方法， 其特徵係在於： 所述工序（b)’係借助用了含氟酸和硝酸之混合液的 濕姓刻進行。 3. 如申請專利範圍第丨項所述之半導體裝置之製造方法， 其特徵係在於： 於所述工序（〇,至少於一部份形成含有su_x_yGexCy 層（〇Sxy，〇分$ 1，x+y>0)的半導體層作所述半 導體層。 4. 如申請專利範圍第3項所述之半導體裝置之製造方法， 其特徵係在於： 於所述工序（a)，以順序形成所述Sil_x-yGexCy層與 Si層之疊層而構成之疊層膜作所述半導體層。 5·如申請專利範圍帛i項至第4項中之任—項所述之半導 體裝置之製造方法，其特徵係在於： " 進一步包括：於所述工序（b)後於容器内進行伴隨著 加熱所述半導體層之處理的工序；及 1272651 6 所逑伴隨加熱之處理後，於所述容器内空走的工序。 •如申請專利範圍第1項至第4項中之任一項所述之半導 仏裝置之製造方法，其特徵係在於： 進一步包括： 毛所述工序（b )後形成佈線的工序；及 '形成所述佈線之工序前，將所述半導體層圖案化的 工序。 7 如申請專利範圍第1項至第4項中之任一項所述之半導 姐裝置之製造方法，其特徵係在於： 進一步包括··所述工序（b )之後，於所述半導體層的 4份上形成梦化物層的工序，·及 於形成所述矽化物之工序前，將所述半導體層圖案化 的工序。 8·—種半導體裝置之製造方法，該半導體裝置係包括含有 •及S i以外之IV族元素的半導體層，其特徵係在於： 包括： 於基板的整個面上形成所述半導體層的工序（a); 於所述工序（a)之後，利用製造含Si、但不含Si以 外之IV族元素之半導體裝置的一部份工序中所用的容 器，進行伴隨加熱所述半導體層之處理的工序（b);及 所述工序（b )後，於所述容器内空走的工序（c )。 9·如申請專利範圍第8項所述之半導體裝置之製造方法， 其特徵係在於： 所述工序（b)，係於較所述工序（a)為高之溫度下進 -2- 1272651 - 行。 1 〇·如申請專利範圍第8項所述之半導體裝置之製造方法， 其特徵係在於： 所述容器，或係為沉積膜或者熱處理基板時所用之密 閉容器，或係為沉積膜或者熱處理基板時所用之爐管。 11·如申請專利範圍第8項至第10項中之任一項所述之半導 體裝置之製造方法，其特徵係在於： 所述工序（c )，係於在所述容器内設置了假晶圓的狀 態下進行。 12.如申請專利範圍第η項所述之半導體裝置之製造方法， 其特徵係在於： 進步包括·於所述工序（c )之後，對所述假晶圓或 者沉積於假晶圓上的膜進行元素分析，以確認是否含有 所述Si以外之IV族元素的工序。 13·如申請專利範圍第8項至第1〇項中之任一項所述之半導 體裝置之製造方法，其特徵係在於： 於所述工序（a)，至少於一部份形成含有Sii_x_yGexq 層（〇 S X S1 ’ 0分$ i，x+y > 〇)的半導體層作所述半 導體層。 I4.如申請專利範圍第8項至第10項中之任一項所述之半導 體裝置之製造方法，其特徵係在於： 工序0 進一步包括：於所述工序（b)後形成佈線的工序；及 於形成所述佈線之工序冑，將所述半導體層圖案化的 1272651 15.如申請專利範圍第8項至第10項中之任一項所述之半導 體裝置之製造方法，其特徵係在於： 進一步包括： 於所述工序（b )之後，於所述半導體層的一部份上形 成矽化物層的工序；及 於形成所述矽化物的工序之前，將所述半導體層圖案 化的工序。
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