TWI269403B - Sacrificial metal liner for copper - Google Patents

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TWI269403B TW093101776A TW93101776A TWI269403B TW I269403 B TWI269403 B TW I269403B TW 093101776 A TW093101776 A TW 093101776A TW 93101776 A TW93101776 A TW 93101776A TW I269403 B TWI269403 B TW I269403B
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Robert M Geffken
Jeffrey R Marino
Andrew H Simon
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Description

1269403 玖、發明說明： 【發明所屬之技術領域】 及其製造方法。更明確 構，其特徵在於一犧牲 本發明係有關於半導體裝置 地說’本發明關係於—改良襯墊結 元件’特別是用於鋼冶金。 【先前技術】 半導體裝置之内連線妹 、、，、、、〇構已3諸層（配線位準），包含 有為内介電層（位準）所分 L v , 雕之導電配線。導電配線係以介 電層彼此分隔。在每一 ,線位準中之導線係為由導電導孔 所相互連接，該導孔由一 ^ ^ ^ ^ * 、、良位準中之導線延伸經内介電 層至在第二配線位準中 ^ ^ - 導線於現代半導體裝置中，導 電線係郤伤内臧或嵌入於介電層中 當現代半導體農置速 θ 。 一問題。已經有很多方、/曰力時1間配線電容也變成 種較常用之方法為使用’想入要以降低層間配線電容。一 SILK(—由密西根州f ^低"電常數介電材料，例如 旋塗式玻璃、聚：亞::::：化學所購得之聚芳⑷、 例如氧…氣切之介電材料：物。這些已經替代傳統 低’丨電韦數材料有關的問 料般地堅固。低介電為-並不像傳統介電材 1寬5收材枓相當地軟、可壓縮 具有低的模數及差沾臾而说由 『4曲， τ，傾向八裂式 它們在機槭及熱應力 下、°刀或韌離，造成較低之良率、較差之可靠声及 較高之成本。部份低介電常數 相當地脆並在 气饿或熱 1269403 應力下傾向於破裂。它們如應用至半導體裝置中，會有兩 個問題。第一，因為導電線包含金屬（例如銅及鎢），所以 在低介電常數及金屬間之熱膨脹不配合，而造成了於製造 或使用時，低介電常數材料的分裂、剝離或崩潰。第二， 因為配線係由嵌入製程所形成，其包含化學機械研磨（CMP) 步驟，於 CMP時，會將機械應力引入裝置中，而可能造 成分裂、破裂或崩潰。 因為低介電常數材料、嵌入配線位準、及CMP為製造 高效半導體裝置的基礎，所以，有想要一種降低或免除應 力引起之低介電常數介電層分裂、破裂或崩潰的方法。 典型地，一阻障層或襯墊結構被沉積於導孔中，及一 導電材料沉積於襯墊結構上之導孔中。在沉積襯墊結構之 前，導孔之清洗加以進行，其係經常藉由濺射氬進入導孔 中。見例如美國專利第6，1 7 7，3 4 7號。因為濺射蝕刻被 應用至内介電層中之側壁，這造成介電材料之腐蝕，其可 能再沉積於導孔底部，與下層導電配線交界處，造成較差 之可靠度。 因此，於本技藝中，有需要一改良襯墊結構，特別用 於具有低介電常數介電質之銅冶金結構中，及一製造此結 構的方法。 【發明内容】 本發明引入一犧牲層入該襯墊結構中，及其製法中， 特別有利於具有低介電常數之銅冶金術。一般而言，改良 4 1269403 襯墊結構包含襯墊層之組合，其中第一襯墊層在導孔清 前加以提供。於使用時，第一襯墊層保護導孔側壁（通 為低介電常數介電質）於後續處理時，例如濺射蝕刻時 不受到腐蝕。於此等處理時，只有第一襯墊材料被去除 而不是介電質被去除，這並未損及内連線可靠度、堅固 或電阻特性。再者，於濺射蝕刻或清洗時，第一襯墊層 由導孔底部移除，以避免於處理時之内連線污染，並進 步加強可靠度。依據本發明，於蝕刻時，導孔也被延伸 下層金屬化層中；及提供一第二襯墊層，其增加與下層 屬化層之接觸表面積。在導孔侧壁上之較厚襯墊結構增 了機械強度，及在導孔底部之黏著力改良了例如於後續 循環時之可靠性。襯墊結構同時也改良了應力遷移特徵 其在銅内連線時，特別是一問題。 依據本發明，提供一種在半導體裝置的製造中，在 孔中，形成一襯墊結構的方法，包含：提供一金屬線在 半導體基材上；提供一介電層在該金屬線上；在該介電 中，形成一導孔，其具有側壁及一底部，曝露出該金屬線 沉積一第一襯墊層在導孔之側壁及底部；非等向地將第 襯墊層自底部移除，同時，留下第一襯墊層在側壁上並 長該導孔，使得側壁及底部的延長部份穿入該金屬線； 沉積一第二襯墊層在該留在側壁上之第一襯墊層上及在 入金屬線之側壁及底部之延伸部份上。 再者，依據本發明，提供一種在半導體裝置的製程中 形成一金屬化結構的方法，包含：提供一金屬線在一半 洗 常 性 被 入 金 加 孰 4 7 導 層 延 並 穿 導 5 1269403 體基材上；提供一介電層在該金屬線上；在介電層中 成一導孔，其具有側壁及一底部，曝露出金屬線；沉 第一襯墊層在該導孔中，在側壁及底部上；非等向自 移除第一襯墊層，同時，在側壁上，留下第一襯墊層 伸導孔，使得側壁及底部之延伸部份穿入金屬線；沉 第二襯墊層在留在側壁上之第一襯墊上及在側壁及底 伸穿入金屬線的部份，以在導孔中，形成一襯墊結構 在襯墊結構上，沉積一導體，以填充該導孔。 另外，依據本發明，提供一半導體裝置，其包含 墊結構，其包含：一金屬線在一半導體基材上；一介電 在該金屬線上；該介電層包含一導孔，具有側壁及一底 其中該側壁及底部的延伸部份穿入金屬線；一第一 層，在側壁上，而不在導孔的底部；及一第二襯墊層 第一襯墊層上、在側壁穿入金屬線的部份上、及在導 底部上。 本發明之前述及其他特性及優點將由以下之本發 施例詳細說明加以了解。 本發明之實施例將詳細說明，於圖式中，相同參 表示相同元件。 【實施方式】 參考附圖，第1A圖顯示一半導體結構1，其包含 材，典型為一矽、GaAs等，其上形成有例如電容及 體之裝置，其上再形成有一絕緣體。一金屬線2被形 ，形 積一 底部 並延 積一 部延 :及 一概 層， 部， 襯墊 在該 孔的 明實 考數 一基 電晶 成在 6 1269403 該結構上，其上形成有一絕緣層3，其典型為氮化矽或其 他適當材料。一或多數其他介電質4層被形成在該絕緣層 3上，以提供在金屬線2上之介電層。 一適當介電材料可以用以形成介電層 4，然而，較佳 地，層4包含一低介電常數（k)介電質，即k<3.5，例如旋 塗式玻璃、多孔氧化矽、聚醯亞胺、聚醯亞胺矽氧烷、聚 矽倍半氧烷聚合物、苯並環丁烯、聚對二甲苯N、聚對二 曱苯F、聚烯烴、聚萘、非結晶鐵氟龍、黑鑽石（由美國 加州聖塔卡拉之應用材料公司購得）、聚合物泡泳或氣凝 膠等等。於一特別較佳實施例中，低k介電質為低聚合物、 未固化聚合物或已固化聚合物包含一或多數多官能化合物 之反應產物，包含兩或多數環五二烯酮基及至少一多官能 化合物，包含二或更多芳香族乙炔基，其中至少一多官能 化合物包含由乙炔基及環五二烯酮基所構成之群組中選出 之三或更多官能基。較佳地，此一材料具有能力以填充間 隙及平坦化有圖案之表面，同時，當固化具有相當高熱穩 定性及高玻璃轉態溫度時，及一低介電常數。其他有關此 特定材料之細節可以於美國專利第5，96 5，679號案中找 到，該内容係併入作為參考。可以使用之其他低k材料對 於熟習於本技藝者係為已知的。較佳地，金屬線2包含銅， 但也可以其他冶金，例如鋁、鋁銅、鋁-銅-矽等也可以使 用。 參考第1B圖，一雙層嵌入開口或導孔5,，典型使用一 傳統兩遮罩製程，被形成經介電層4及其氮化矽層3。例 7 1269403 如，首先，蝕刻去除未為第一遮罩所去除的區域，使得一 槽被形成至較介電層4之總厚度為少的深度，然後，該第 一遮罩被去除。然後，一較窄開口係被蝕刻於槽的底部中， 至下層之氮化矽層 3，使用一第二遮罩，第二遮罩也被去 除。再者，在較窄開口下之氮化矽層 3典型也被使用 CHF3/02乾蚀刻加以去除。雖然，示於第1B圖中之導孔 5為雙層般入特性，但明顯的是，其他特性，例如單層篏 入特性也可以依據本發明加以形成。 再者，如於第1C圖所示，一導電襯墊被形成於導孔5 中。首先，沉積一大致保角之一層 6，其包含一耐火金屬 及其化合物，以覆蓋住介電層4及導孔5之側壁7及底部 8的頂面。較佳地，襯墊層6由組、氮化鈕、鈦、氮化鈦、 鈦鎢合金及其組合所形成。較佳地，襯墊層6係在例如以 氬錢射之任一導孔清洗前沉積。以此方式，襯墊層6保護 導孔側壁7不受腐蝕，特別是當低k材料被用於介電層4 時。藉由利用在側壁7上之金屬膜，腐蝕的保護被完成， 及任一敲擊或再濺射將移除金屬材料，這對於内連線可靠 度、堅固性或電阻並非有害。 參考第1D圖，襯墊層 6被由水平面去除，即由介電 層4之頂面去除，任何在導孔内之水平面，例如，形成在雙 層嵌入特性及導孔5的底部8中。然而’應注意的是，此 等適當非等向蝕刻條件係加以選擇，以在導孔側壁7留下 襯墊層 6。於較佳實施例中，此藉由執行一氬濺射餘刻加 以取得。重要的是，不單是襯墊層6被由導孔底部5移除， 8 1269403 同時，其他相當部份之特性被腐蝕入金屬線2。因此，導 孔側壁7及底部8之部份穿入金屬線2。如此，這將作用 以去除由於先前處理之污染物，並提供較堅固之内連線可 靠度。 藉由在測射蝕刻或清洗前，沉積襯墊層6，導孔側壁7 及介電層4因而被保護不受腐蝕。在側壁7上，執行濺射 清洗步驟，而沒有導電襯墊將似乎會造成介電腐蝕被再沉 積至導孔底部8上，造成與金屬線2交界處之較差可靠性。 因此，側壁7被保護不受金屬（例如銅）之再沉積，該金屬 可能後續遷移入介電層 4，造成可靠性故障或其他損害。 另一方面，藉由首先沉積概塾層6於側壁7上，任一再滅 射金屬會收集在層6的表面，而不是介電層4上。 再者，如第1E圖所示，一第一襯墊層 9被保角沉積 在介電層4上及在導孔5中，在留在導孔側壁7上之襯墊 層6上及在延長穿入金屬線2之側壁7及底部8之部份上。 第二襯墊層9較佳包含耐火金屬或其化合物，較佳為钽、 氮化組、鈦、氮化鈦、鈦-鶴合金或其組合。 參考第1F圖，在例如以CMP，由介電層4移除第二 襯墊層9後，沉積一導電材料1 〇，以填充導孔5並塗覆 介電層 4之頂面。然後，執行另一 CMP，以由介電層 4 的頂面去除導電材料1 〇，並形成一與導電材料1 0、襯墊 結構及介電層4的共平面。任一適當導電材料1〇均可以 使用，然而，典型鎢、鋁、鋁-銅、鋁-銅-矽、及銅。 較佳地，導電材料1 〇包含銅’其中，導電材料10之 9 1269403 ^JsJ 乂么 糸相當地高，大致至少5〇〇/〇及較佳超出約65〇/〇 得導雷 ^ 料1 0具有相當低電阻率。雖然一般係較佳使用 實f # 、’'鋼’但少量之其他材料也可以加入，以例如改良對 抵抗性。依據本發明之其他實施例，也可以使用其 他材料，例如金、銀、鎳等等。 車又佳地’導電材料1 0係藉由電鐘加以沉積，但例如無 電電錢之其他技術也可以使用，並對於熟習於本技藝者係 相备明顯的。依據第1F圖之實施例，一電鍍基部或種層 係使用濺鍍技術，或其他類似技術，如化學氣沉積法、物 理氣相沉積法被沉積在第二襯墊層9上。於此實施例中， 種層為銅，然而，也可以使用其他材料，例如鶴、鈦、叙 等’這係取決於電鍍技術所用之形式而定。導電材料i 〇 然後使用電解質電鍍技術被沉積在導孔5内。更明確地 說，包含導孔5的結構係放置在電鍍溶液容器内，施加— 外部電流，及導電材料1 〇被成長入種層。因為種層及導 電材料1 0在此例子中均為銅，因為導電材料1 0成長在種 層，種層及導電材料1 〇間之分割被免除。一旦導孔5被 填充以導電材料1 〇，及表面被使用化學機械研磨法或其 他適當技術加以平坦化。 應注意的是，藉由依據本發明形成導電襯墊結構，造 成在導孔侧壁7之較厚導電襯墊，提供強化之機械應力， 並進一步改良可靠性。另外，藉由使用相當大量之濺鍍， 如前所述，有相當腐餘量進入金屬線2。較佳地，當金屬 線2包含銅、導孔側壁7及導孔底部8延伸穿入金屬線2 10 1269403 至少約200埃的距離，較佳約2〇〇至ι〇〇〇埃 電襯墊具有與金屬線2較大之接觸面積，增加 黏者強度，更改良例如於處理時之熱循環處理 吾人也相信改良之應力遷移係由特性底部 蝕刻去除所完成，以在金屬線2提供一凹陷特 一步階界面。在應力遷移中之改良係對於在傳 中之典型故障模式特別重要。例如，銅應力遷 中之空缺的移動，它們典型沿著晶粒邊界擴散 確地說，若於銅與氮化矽間有較差黏著力時， 可以沿著一銅/氮化矽界面更快擴散。藉由令 孔側壁/底部穿入銅線，沿著銅/氮化矽界面建 物，使得空缺被阻塞，而不會通過此位置。見 圖，比較依據本發明（第2B圖）及傳統結構（第 屬化結構。 雖然，本發明已經配合特定實施例加以說 的是，很多替代、修改及變化對於熟習於本技 知的。例如，本發明可以使用以配合具有各種 體結構，例如單層嵌入法中，並且，本案並不 雙層嵌入特性。應可以了解的是，導電襯墊除 金屬或耐火金屬化合物外，也可以包含其他金 合物，例如 WN、MoN、WSiN、WSi、Nb、NbN TaC、TaSiN、TiSiN等等。因此，上述之實施 用，並非限定用。各種之變化均可以在不脫離 神及範圍下加以完成。 。這造成導 了内連線之 之可靠度。 之大量濺射 性，其具有 統銅内連線 移引起在銅 。然而，明 則這些空缺 一步階式導 立了 一阻塞 第2A及2B 2A圖）之金 明，但明顯 藝者也是已 特性之半導 限定於使用 了上述耐火 屬及金屬化 ‘ Cr、CrN、 例只作例# 本發明之精 11 1269403 【圖式簡單說明】 第1 A-1 F圖為示意剖面圖，顯示依據本發明之方法； 及 第2A及2B圖為依據先前技術及本發明之金屬化結構 的SEM剖面獨。 【元件代表符號簡單說明】 1 半導體結構 2 金屬線 3 絕緣層 4 介電層 5 導孔 6 襯墊層 7 側壁 8 底部 9 第二襯墊層 10 導電材 12

Claims (1)

1269403 拾、申請專利範圍： 1. 一種包含一襯墊結構之半導體裝置，其至少包含·· 一金屬線，在一半導體基材上； 一介電層，在該金屬線上； 該介電層包含導孔，其具有側壁及一底部，其中該等 側壁及底部之延伸部份穿入該金屬線； 一第一襯墊層在該導孔之等側壁上，而不在底部上； 及 一第二襯墊層在該第一襯墊層上、在諸等侧壁之穿入 該金屬線之部份上及在該導孔的底部上。 2. 如申請專利範圍第1項所述之半導體裝置，其中上述 之介電層包含一低介電常數介電質。 3. 如申請專利範圍第2項所述之半導體裝置，其中上述 之低介電常數介電質包含一低聚合物、未固化聚合物或已 固化聚合物，其包含一或多數多官能化合物之反應產物， 包含兩或多數環五二烯酮基及至少一多官能化合物，其包 含二或更多芳香族乙炔基，其中至少一多官能化合物包含 由乙炔基及環五二烯酮基所構成之群組中選出之三或更多 之官能基。 4. 如申請專利範圍第1項所述之半導體裝置，其中上述 之金屬線包含銅。 13 1269403 5.如申請專利範圍第4項所述之半導體裝置，其中上述 之導孔之側壁及底部的延伸部份穿入金屬線至少約2 0 0埃 之距離。 6. 如申請專利範圍第1項所述之半導體裝置，其中上述 之觀塾層包含一对火金屬或其化合物。 7. 如申請專利範圍第6項所述之半導體裝置，其中上述 之第二襯墊層包含一财火金屬及其化合物。 8. 如申請專利範圍第1項所述之半導體裝置，其中上述 之介電層包含一低介電常數介電質；該金屬線包含銅；該 第一襯墊層包含一耐火金屬或其化合物；該第二襯墊層包 含一耐火金屬或其化合物；及導孔之側壁及底部之延伸部 份穿入金屬線範圍由約200埃至約1 000埃的距離。 9. 如申請專利範圍第1項所述之半導體裝置，其中上述 之導孔被填充以一導體。 1 0.如申請專利範圍第9項所述之半導體裝置，其中上述 之介電層表面係與填充導孔之導體同平面。 11.如申請專利範圍第1〇項所述之半導體裝置，其中上述 14 1269403 之導體包含銅。 1 2.如申請專利範圍第1 1項所述之半導體裝置，其中上之 導體包含電鍍銅。 1 3 .如申請專利範圍第1 2項所述之半導體裝置，其中上述 之金屬線包含銅；及導孔之側壁及底部延伸部份穿入金屬 線至少約2 0 0埃之距離。 1 4.如申請專利範圍第1 3項所述之半導體裝置，其中上述 之介電層包含一低介電常數介電質；該第一襯墊層包含一 而ί火金屬或其化合物；該第二襯墊層包含一而ί火金屬或其 化合物；及該導孔之側壁及底部的延伸部份穿入該金屬線 範圍由約200埃至約1 000埃之距離。 1 5.如申請專利範圍第1 4項所述之半導體裝置，其中上述 之被填以銅之導孔係為一雙層嵌入特性。 15
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002017693A1 (fr) * 2000-08-18 2002-02-28 Mitsubishi Denki Kabushiki Kaisha Substrat d'installation, procede de montage d'un tel substrat et douille d'ampoule mettant en oeuvre ledit substrat
CN100364057C (zh) * 2004-11-24 2008-01-23 中芯国际集成电路制造(上海)有限公司 用于金属阻挡层与晶种集成的方法与系统
US7332428B2 (en) * 2005-02-28 2008-02-19 Infineon Technologies Ag Metal interconnect structure and method
KR100824623B1 (ko) * 2006-12-05 2008-04-25 동부일렉트로닉스 주식회사 반도체 소자 형성 방법
US8487425B2 (en) * 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
TWI594671B (zh) * 2014-12-17 2017-08-01 Flexible circuit board micro-aperture conductive through-hole structure and manufacturing method
CN107404804B (zh) * 2016-05-20 2020-05-22 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
CN106952927A (zh) * 2017-03-27 2017-07-14 合肥京东方光电科技有限公司 叠层结构及其制备方法
DE102018104644A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauteil und sein herstellungsverfahren
US10685870B2 (en) 2017-08-30 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965679A (en) * 1996-09-10 1999-10-12 The Dow Chemical Company Polyphenylene oligomers and polymers
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
US6040243A (en) * 1999-09-20 2000-03-21 Chartered Semiconductor Manufacturing Ltd. Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer
US6509267B1 (en) * 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration

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