TWI254857B - Method and apparatus for converting an external memory access into a local memory access in a processor core - Google Patents

Description

1254857 (1) ^、發明說明 ^笟敘月务明所屬之技術領域、先前技術'内容、實施方式及圖式簡單說明） 技術領域及先前技術 吃恥系統中的記憶體可以記憶體階層的方式配置，該階 括不同速度及尺寸的記憶體。記憶體裝置的類型與尺 、 、及/、與處理器核心的接近程度為決定該記憶體裝置 之速度的因素。—般而言，較小的硬體較快，且與處理器 核心取接近的記憶體裝置存取最快。因為較快的記憶體較 W貝 且處理器核心附近的空間有限，故記憶體階層可組 織成數個階，各階均比下一階小、快，且每個位元組均比 下一階貴。此種~記憶體階層的目標為提供一記憶體系統， 其成本幾乎可低至記憶體最便宜的水準，而其速度幾乎可 快土 $己丨思體取快的水準。 并夕的處理器將大多數所用的資料及指令的副本儲存於 快取記憶體中，以改善存取速度及整體的處理速度。快取 記憶體亦可稱為快取儲存器或隨機存取記憶體 Access Memory ; RAM)快取記憶體，其為記憶體的—部分-， 由高速靜態隨機存取記憶體（static RAM ; SRAM)構成，而 不是由通常用作主記憶體的較慢動態隨機存取記憶體 (dynamic RAM ; DRAM)構成。快取記憶體可與處理器裝於 相同的積體電路（1C)上。此種内部快取記憶體亦可稱為内 部或1階（L 1)快取記憶體。 L 1快取記憶體的内容可根據處理器所執行任務的不同而 變化。若處理器設法擷取不在快取記憶體内的資料，則發 生快取未中（cache miss)，資料便需從記憶體取回。快取未 1254857 發明說明績頁 (2) 中會導致效能徵罰，並句 ^ ^ ，、包括發生快取未中的時脈周期，以 及伺服快取未中之額外的時脈周#。因此，需要提供内部 記憶體（如L1 SRAM)，〃儲存資料及指令，從而改善存取 速度並減少快取未中懲罰。 實施方式 圖1說明了根據一項具體實施例之系統1〇〇。該系統包括 處理态102，其具有一處理器核心1〇5，可解釋並執行指 令。處理器核心1〇5可藉由一系統匯流排介面（system bus interface ; SBI)115從外部記憶體π〇(如2階（L2)或主記憶體） 中擷取資料。處_理器102可能為（例如）一微控制器或一數位 信號處理器（digital signal processor ; DSP)，其通常分別用於 控制器導向之應用及數字密集之數位信號處理。處理器1 〇2 可能具有混合微控制器/DSP結構，其所處理的應用可同時 具有以DSP和微控制器為基礎的組件。此種處理器可用於 (例如）蜂巢電話，其工作負荷為：一大型DSP組件，可執 行基帶頻道及語音編碼所需的處理；以及一控制導向組 件，可管理使用者介面及通訊協定堆疊之各方面。 處理器核心105可能包括位於記憶體階層之最高階處的 一内部或1階（L 1)記憶體。L 1記憶體中的指令及資料可能 分離儲存於一内部指令記憶體120及一内部資料記憶體125 内，但在系統的二階及其他階（L2及較低階）處可共用一共 同的記憶體。指令流與資料流的分離可使處理器核心105 同時擷取指令及載入/儲存資料’而不發生碰撞。 内部記憶體可包括快取記憶體’其儲存有大多數所用資 1254857 _— π、 發明說明續頁 料的副本，以供執行單元13 0快速取回。快取記憶體中的 資訊為確定性的，即可隨處理器所執行任務的不同而變 化。當處理器核心1〇5設法擷取不在内部快取記憶體中的 資料時，便發生快取未中。若發生快取未中，不在内部快 取記憶體中之所請求的資料可從外部記憶體110中取回。 由於快取未中所取回的資料可藉由一填充匯流排13 5從外 部記憶體傳送至快取記憶體。快取未中會導致懲罰，其包 括發生快取未中的時脈周期，以及伺服快取未中之額外的 時脈周期。 除了或替代L1快取記憶體’處理器核心105可包括内部 (實）.記憶體（其可使用資訊程式化），如内部指令記憶體120 及内部資料記憶體125中的LI SRAM。與L1快取記憶體不 同，LI SRAM中的資訊是可定址的，且不隨所執行任務的 不同而變化，即LI SRAM中的資訊為非確定性的。因此， 存取LI SRAM不一定發生快取未中懲罰。由於LI SRAM與 執行單元130接近，故可成為相對較快的記憶體，並可用 以儲存DSP應用的指令及資料，如快速傅立葉處理（FFP)、 相關及乘積（MAC)指令。 執行單元1 3 0可在執行程式時讀取内部資料記憶體12 5中 的資料及將資料寫入其中。執行單元130可從内部指令記 憶體120擷取指令，但不可將指令直接寫入該内部指令記 憶體120中。 系統100可包括直接記憶體存取（Direct Memory Access ; DMA)控制器140。DMA控制器140為專門的處理器，其係用 1254857 _ (4) 發明說明續頁 以傳送内部指令記憶體120及内部資料記憶體125内或外的 資訊，而無需處理器核心105的干預。DMA控制器140可位 於處理器核心105的外部，並藉由SBI 115存取内部記憶體。 DMA控制器可讀取内部指令記憶體120的指令及將指令寫 入其中，亦可讀取内部資料記憶體1 25的資料及將資料寫 入其中。 SBI 115包括填充匯流排135及DMA匯流排145。填充匯流 排介面148可處理外部記憶體110與系統埠150之間的資料傳 送。DMA匯流排介面155可處理DMA控制器140與系統DMA 埠160之間的資料傳送。處理器核心105可包括内部DMA介 面165，以處理系統DMA埠160與内部處理器12〇及125之間 的傳送。 SBI 11 5可以正常運作模式及增強運作模式運作。在正常 運作模式中，内部指令記憶體120並非由處理器核心1〇5直 接寫入，而是由DMA控制器140寫入。在增強運作模式中， SBI 115可藉由SBI 115中的橋接器170將系統埠150上的資料 重新發送至系統DMA埠160，該橋接器連結填充匯流排I% 及DMA匯流排145。處理器核心105可使用橋接器17〇以直接 寫入至内部指令記憶體120。 在DMA匯流排145上可提供一多工器175。橋接器ι7〇可將 系統埠145所放置於填充匯流排155上的資料發送至該多工 器175。在正常運作模式中，該多工器可關閉該橋接器， 並使指令及資料可在系統DMA埠160與DMA匯流排介面155 之間流動。在增強運作模式中，該多工器可切換至該橋接 1254857 (5) 發明說明續頁 器170 ’並使指令及資料可在系統埠15〇與系統dma埠16〇之 間流動。 多工器175可由AND閘極180的輸出控制。AND閘極18〇的 輪入可分別耦合至一控制暫存器185及—位址解碼器19〇。 該控制暫存器185可能為軟體程式化暫存器，其係程式化 以儲存橋接器啟動位元（bridge-enable bit)。該橋接器啟動位 兀可用以表π該橋接器是否啟動，從而可表示s B ! }丨5是否 處於正常或增強運作模式。 圖2之流程圖係說明根據一項具體實施例之運作2⑼，該 運作使處理态核心105可寫入内部指令記憶體12〇及内部資 料記憶體125，不過本發明之範疇並不限於此方面。處理 器核心105可請求存取記憶體，如讀取内部指令記憶體12〇 或對其進行寫入操作（方塊2〇2)。SBI 115接收存取請求（方 塊204)後，會檢查控制暫存器185中橋接器啟動位元的狀態 (万塊206)。若橋接器啟動狀態為FALSE，即橋接器啟動位 元的值為〇，則處理器102係處於正常運作模式，且AND閘 極180的輸出為FALSE。多工器175可阻止將橋接器17〇上的 貧訊置於DMA匯流排145上，且存取請求可發送至外部記 憶體110(方塊208)。 SBI 115亦可使用位址解碼器19〇檢查目標指令或資料的 U址以判走所存取目標的位址是否在配置給内部記憶體 120或125的位址空間内（方塊21〇)。若不在位址空間内，則 位址解碼态140的輸出為FALSE。因此，AND閘極18〇的輸出 為FALSE，且存取請求會發送至外部記憶體11〇(方塊2〇8)。 -10- 1254857 (6) 明說明續i

若橋接器啟動狀態為TRUE 即橋接器啟動位元為 且 所存取目標的位址在内部記憶體位址空間&，則娜閉極 的輸出為爾。多工器Π5可切換至橋接器17〇，並將存取 清求置於DMA匯流排145上 以使其返回至處理器核心 105(方塊212)。若存取請求為寫入至内部指令記憶體12〇， 則内部DMA介面165會將資訊寫入至記憶體ι2〇内適當的位 址（方塊214)。 增強模式可用於測試用途。例如，若一測試晶片（其上 正在開發處理器）不包括一 DM A控制器，該處理器核心1〇5 可用以測試SBI _115中DMA匯流排的内部邏輯。增強模式亦 可使用處理器核心1 0 5在内邰指令記憶體12 〇中將斷點插入 編碼中。該等斷點可用以測試編碼的不同部分及功能。增 強模式亦可用於開發用途（如編碼修補），以使用處理器核 心105在内部指令記憶體12〇中替換編碼的適當部分。 處理器102可用於各種系統，包括通用電腦系統、數位 處理系統、筆記型電腦、個人數位助理（PDA)及蜂巢電話。 在此種系統中’處理器可耦合至記憶體裝置，如快閃記憶 體裝置或靜態隨機存取記憶體（SRAM)，其可儲存作業系統 或其他軟體應用程式。 該處理器102可用於攝影機、電話會議、個人電腦視訊 卡及南畫質電視（HDTV)。此外，處理器1〇2可與利用數位 信號處理（如行動電話中使用的語音處理、語音辨識及其 他應用）的其他技術結合使用。 例如，圖3為行動視訊裝置3⑽，其包括根據一項具體實 發明説明讀頁 1254857 ⑺ 施例之處理器102。行動視訊裝置300可能為手持裝置’其 可顯示編碼視訊信號所產生的視訊影像，該類視机仏號自 天線302或數位視訊儲存媒體304(如數位視訊光碟（DVD)或 記憶卡）接收。處理器}〇2可與L2 SRAM 306通訊，該L2 SRAM 3〇6可錯存處理器運作及其他裝置（例如，usb(通用串列匯 流排）介面3 0 8)的指令及資料。 處理器102可對已編 (例如）類比至數位轉換 碼的視訊信號執行各種操作，包括 、解調變、過濾、資料恢復及解碼。 處理器100可根據各種 準及H.263標準）之_ 解碼的視訊信號可輪 上產生視訊影像。

數位視訊壓縮標準（如MPEG家族的標 ’對壓縮的數位視訊信號進行解碼。 入至顯示驅動器310，以在顯示器312 上文已就明若干且*余 丁具組5她例。但是，應明白，可對本 明進行各種修改，品了 < 、、、 不致脫離本發明的精神及範疇。例如 可跳過或不按順良^、、 、 仃流程圖中的方塊，而仍可得到所 的結果。因此，1亡祕〜

的範轉内。“一貫施例都屬於下列申請專利範 叫叫千巩明 圖1為根據一項具體實施 _ ^ ^ ^ m ^ 〗艾系統，其包括一處理器核 〜及系統匯現排介面（SBI)。 圖24流程圖係說明 作使處理器核心可_ λ s /、八植貫施例之運作，該運 同q 士玄妨a T fe體。 圖3之糸統包括姐诚 ^仿报據一項且奋、 /旦〶她例之處理器。 式代表符號說明 、 舄入至内部指令記憶 -12- (8) 發明說明續頁 系統 處理器 處理為核心 外部記憶體 系統介面匯流排 内部指令記憶體 内部資料記憶體 執行單元 填充匯流排 直接記憶體存取控制器 直接記憶體存取匯流排 填充匯流排介面 系統埠 直接記憶體存取匯流排介面 系統直接記憶體存取埠 内部直接記憶體存取介面 橋接器 多工器 AND閘極 控制暫存器 位址解碼器 行動視訊裝置 天線 數位視訊儲存媒體 -13 - 1254857 發明說明續頁 (9) 306 2階靜態隨機存取記憶體 308 通用串列匯流排介面 310 顯示驅動器 312 顯示器 -14-

Claims (1)

1. 腎吣Π37665號專利申請案 中文申請專利範圍替換本(94年7月）

   125職 月 拾、申請專利範圍 1. 一種用以轉換一記憶體存取之方法，該方法包括： 在搞合至一處理器核心匯流排介面處自該處理器核心 接收一記憶體存取；及 藉由在該匯流排介面中的一重新發送橋接器將來自該 處理器核心的該記憶體存取發送回在該處理器核心中的 一内部記憶體。 2. 如申請專利範圍第1項之方法，其中該將來自該處理器核 心的該記憶體存取發送回在該處理器核心中的一内部記 憶體包括： 判定該重新發送橋接器的一狀態； 判定所存取的該記憶體之一位址；以及 將該存取請求置於可回到該處理器核心的一匯流排 上，以回應該橋接器已啟動且該位址係位於該内部記憶 體位址空間内。 3. 如申請專利範圍第2項之方法，其中該判定該匯流排介面 中重新發送橋接器的該等狀態包括檢查一控制暫存器中 一橋接器啟動位元的一狀態。 4. 如申請專利範圍第1項之方法，其係進一步包括存取一内 部記憶體。 5. 如申請專利範圍第4項之方法，其中該存取内部記憶體包 括將指令寫入至一内部指令記憶體中。 6.如申請專利範圍第4項之方法，其中存取該内部記憶體包

   1254857 括存取一個1階（L1)靜態隨機存取記憶體（SRAM)。 7. 如申請專利範圍第1項之方法，其中發送來自該處理器核 心的一記憶體存取包括從一數位信號處理器核心發送一 記憶體存取。 8。 一種用以轉換一記憶體存取之裝置，該裝置包括： 一處理器核心，其包括

   一記憶體，其包括一内部資料記憶體及一内部指令 記憶體； 與該内部資料記憶體耦合的一第一埠，以及與該内 部資料記憶體及該内部指令記憶體耦合的一第二埠； 以及 一匯流排介面，其包括 與該第一埠耦合的一第一匯流排； 與該第二埠耦合的一第二匯流排；

   該第一匯流排與該第二匯流排之間的一橋接器，以及 一多工單元，其可操作以在該第二匯流排與該橋接 器之間切換，使置於該第一匯流排上的資訊可重新發 送至該第二埠内。 9. 如申請專利範圍第8項之裝置，其中該内部記憶體具有一 位址空間，並進一步包括一匯流排控制單元，其可操作 以將該多工器切換至該橋接器作為設定一橋接器啟動標 記的回應，且與來自該記憶體核心的一記憶體存取有關的 一記憶體位置之一位址係位於該内部記憶體位址空間内。 10. 如申請專利範圍第8項之裝置，其中該内部記憶體包括一

   1254857 個1階（L1)靜態隨機存取記憶體（SRAM)。 11. 如申請專利範圍第8項之裝置，其中該第一埠包括一填充 埠，且該第一匯流排包括一填充匯流排。 12. 如申請專利範圍第8項之裝置，其中該第二埠包括一直接 記憶體存取（DMA)控制器埠，且該第二匯流排包括一 DMA匯流排。

   13. 如申請專利範圍第8項之裝置，其中該處理器核心係進一 步包括與該第二埠耦合的一介面，該介面可操作以存取 該内部資料記憶體及内部指令記憶體。 14. 如申請專利範圍第13項之裝置，其中該介面可操作以將 指令寫入至該内部指令記憶體。 15. —種電腦可讀取記錄媒體，包括機器可執行指令，該等 指令可操作以使：

   一機器藉由一匯流排介面將來自一處理器核心的一記 憶體存取發送回該處理器核心，該匯流排介面係與該處 理器核心耦合。 16. 如申請專利範圍第1 5項之電腦可讀取記錄媒體，其中可 操作以使機器發送該記憶體存取的該等指令包括指令， 其可操作以： 判定該匯流排介面中一重新發送橋接器的一狀態； 判定所存取的該記憶體之一位址；以及 將存取置於可回到該處理器核心的一匯流排上，以回 應該橋接器已啟動且該位址係位於一内部記憶體位址空 間内。 ^54857

   17·如申請專利範圍第16項之電腦 操作以使機器判定該匯流排介：：取記錄媒體，其中可 狀態是否為啟動的該等指〜中孩重新發送橋接器的 —控制暫存$ + r 7匕括指令，其可操作以檢查 刺$孖詻中一橋接器啟 18如由4 ， 勒么疋的狀態。 申μ專利範圍第15項之電腦 一步肖h Ρ ^ . 兒如可碩取記錄媒體，其係進 少包括指令，其可操作以使診 延 19如申社直*丨— Λ幾詻存取一内邵1己憶體。 甲μ專利軌圍第丨8項之電 士 極从 如買取記錄媒體，其中可 操作以使該機器存取該内部4ρκ ΤΤ

   人甘 卩δ己憶體的該等指令包括指 7 ’其可操作以將指令寫入 ΟΛ L , , I 一内部指令記憶體中。 20·如申請專利範圍第18項之 ^ ^ 包如可謂取記錄媒體，其中可 操作以使該機器存取該内部 n ^力憶體的該等指令包括指 令’其可操作以使該機器存取 匕七u 仔取一個1階（L1)靜態隨機存取 記憶體（SRAM)。

   21·如申請專利範圍第15項之電腦可讀取記錄媒體，其中可 操作以使機器發送來自該處理器核心的一記憶體存取之 4等扣令包括指令，其可操作以使機器發送來自一數位 信號處理器核心的一記憶體存取。 22· —種用以轉換一記憶體存取之系統，該系統包括： 一處理器，其包括 一内邵記憶體，其包括一内部資料記憶體及一内部 指令記憶體； 與該内部資料記憶體耦合的一第一埠，以及 與該内邵資料記憶體及該内部指令記憶體耦合的一 弟一蜂；以及

   1254857 一匯流排介面，其包括 與該第一埠的一第一匯流排； 與該第二埠耦合的一第二匯流排； 該第一匯流排與該第二匯流排之間的一橋接器，以及 一多工單元，其可操作以在該第二匯流排與該橋接 器之間切換，使置於該第一匯流排上的資訊可重新發 送至該第二埠内；以及

   一 USB(通用串列匯流排）介面。 23. 如申請專利範圍第22項之系統，其中該内部記憶體具有 一位址空間，並進一步包括一匯流排控制單元，其可操 作以將該多工器切換至該橋接器作為設定一橋接器啟動 標記的回應，且與來自該記憶體核心之一記憶體存取有 關的一記憶體位置之一位址係位於該内部記憶體位址空 間内。

   24. 如申請專利範圍第22項之系統，其中該内部記憶體包括 一個1階（L1)靜態隨機存取記憶體（SRAM)。 25. 如申請專利範圍第22項之系統，其中該第一埠包括一填 充埠，且該第一匯流排包括一填充匯流排。 26. 如申請專利範圍第22項之系統，其中該第二埠包括一直 接記憶體存取（DMA)控制器埠，且該第二匯流排包括一 DMA匯流排。 27. 如申請專利範圍第22項之系統，其中該處理器核心係進 一步包括與該第二埠耦合的一介面，該介面可操作以存 取該内部資料記憶體及内部指令記憶體。

   1254857 28. 如申請專利範圍第27項之系統，其中該介面可操作以將 指令寫入至該内部指令記憶體。 29. 如申請專利範圍第8項之裝置，其中該記憶體為一内部記 憶體。 30. —種用以轉換一記憶體存取之裝置，該裝置包括： 一包括一内邵記憶體之處理器；

   藉由一第一匯流排及一第二匯流排與該處理器連接的 一匯流排介面，該匯流排介面包含一重新發送橋接器且 可操作以藉由該重新發送橋接器重新發送一記憶體存取 自該處理器回至該處理器中的該内部記憶體。 31. 如申請專利範圍第30項之裝置，其中該内部記憶體包括 一内部指令記憶體。 32. 如申請專利範圍第30項之裝置，其中該處理器包含一第 一璋及一^第二璋’

   其中，該匯流排介面包含一連接至該第一埠之第一 匯流排及一連接至該第二埠之第二匯流排，以及 其中，該重新發送橋接器係互連於該第一匯流排及 該第二匯流排之間。 1254857 第091137665號專利申請案 中文圖式替換頁(93年11月） 拾壹、圖式 W1 102」