TWI420320B - 位址配置設備、系統及其方法 - Google Patents
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Description
本發明係有關一種位址配置設備、系統及其方法。
在一系統中,多個設備可能會耦接至一起。為了能單獨擷取(access)每一設備,需要每一設備配置(assign)一唯一識別碼(unique identifier),例如,單獨的位址。為了節省設備製造成本和時間,一般在製造過程中,將這些設備採用同一種方式加工製造,進而製造出彼此相同之設備。然而在操作過程中,為了能夠擷取某一特定設備,需要分別對每一設備配置一單獨的位址。並且,將這些設備整合至一系統中時,一般就不需要考慮每一設備在系統中的相應位置。因此,在製造設備的過程中,必須增加額外的步驟以分別對每一設備配置單獨的位址,然而增加額外的步驟將會增加製造時間,進而提高製造成本。
本發明要解決的技術問題在於提供一種位址配置設備、系統及其方法,以於設備整合至系統後,後,再對設備進行位址配置。
本發明提供了一種位址配置設備,包括:一第一串列輸入埠,接收一串列資料;一第一串列輸出埠,將串列資料輸出至與位址配置設備耦接之一另一位址配置設備;一第一移位暫存器,接收自第一串列輸入埠之串列資料;一第一多工器;以及一匯流排控制器,接收自第一串列輸入埠之串列資料,並依據串列資料,控制第一多工器,以將第一串列輸出埠選擇性地耦接至第一串列輸入埠或第一移位暫存器,其中串列資料包括一命令之一頭指令段及一負載段,頭指令段包括一指令碼、一目標位址及一錯誤檢驗碼,負載段至少包括一新位址及至少一相應新位址之錯誤檢驗碼。
本發明更提供一種位址配置方法,包括下列步驟:由一第一位址配置設備接收一串列資料,其中串列資料包括一命令之一頭指令段及一負載段,其中頭指令段包括一指令碼、一目標位址及一錯誤檢驗碼,負載段至少包括一新位址及至少一相應新位址之錯誤檢驗碼,其中新位址包含一第一位址;依據頭指令段判斷第一位址配置設備是否為串列資料之一目標設備;當第一位址配置設備為串列資料之目標設備時,則將第一位址存入第一位址配置設備;以及依據頭指令段將第一位址輸出至一第二位址配置設備或將第一位址鎖存至第一位址配置設備。
本發明更提供一種位址配置系統,包括多個位址配置設備;以及一主管理控制單元,耦接多個位址配置設備之一第一位址配置設備,並提供一串列資料至第一位址配置設備,其中串列資料包括一命令之頭指令段及一負載段,頭指令段包括一指令碼、一目標位址及一錯誤檢驗碼,負載段包括至少一新位址及至少一相應新位址之錯誤檢驗碼,其中指令碼指示至少一個多個位址配置設備存入或輸出各自收到之新位址,其中每一個多個位址配置設備包括:一第一串列輸入埠,接收串列資料;一第一串列輸出埠,將串列資料輸出至多個位址配置設備之一第二位址配置設備;一第一移位暫存器,接收自第一串列輸入埠之串列資料;一第一多工器;以及一匯流排控制器,接收自第一串列輸入埠之串列資料,並依據串列資料控制第一多工器,以將第一串列輸出埠選擇性地耦接至第一串列輸入埠或第一移位暫存器。
與現有技術相比,通過採用本發明之位址配置設備、系統及其方法,可以實現在製造階段統一製造設備,而無需增加額外的步驟來對設備單獨設置位址。因此,即可促進成本的降低並加速製造流程。此外,多個大致相同的設備可以以一種基本隨機的次序整合在一起後,即可對這些設備配置位址,進而可以實現大量生產大致相同的設備,以降低生產成本。再者,透過連續對這些設備進行位址配置,進而減少每一設備之埠數量,並且可以減少在積體電路上實現設備之接腳數量,進而降低生產成本。
以下將對本發明的實施例給出詳細的說明。雖然本發明將結合實施例進行闡述,但應理解這並非意指將本發明限定於這些實施例。相反地,本發明意在涵蓋由後附申請專利範圍所界定的本發明精神和範圍內所定義的各種變化、修改和均等物。
此外,在以下對本發明的詳細描述中,為了提供針對本發明的完全的理解,提供了大量的具體細節。然而,於本技術領域中具有通常知識者將理解,沒有這些具體細節,本發明同樣可以實施。在另外的一些實例中,對於大家熟知的方法、程序、元件和電路未作詳細描述,以便於凸顯本發明之主旨。
本發明闡述了一種在系統中互為耦接之多個設備進行位址配置之裝置、系統及其方法。這些設備包括至少一串列輸入埠和至少一串列輸出埠。這些設備從其他設備及/或主控制器接收一串列資料,並通過串列埠將接收到之串列資料提供給另一個設備。如此所述,應對這些設備的位址進行連續配置。例如,對電池管理系統之多個設備進行位址配置。
圖1所示為根據本發明一實施例之垂直匯流排系統電路(vertical bus system circuitry) 100的示意圖。在本實施例中,垂直匯流排系統電路100配置以非公共接地(non-common ground)的垂直匯流排形式為例。垂直匯流排系統電路100將包括多個設備102。每一設備(device)102包括一設備電路(device circuitry)。在一實施例中,垂直匯流排系統電路100可能包括N個設備(設備1、設備2、...、設備N)。為了便於描述,在描述特定設備時,使用“設備x”表示該設備,其中x表示1、2、...、N。而在描述多個設備中的任一個時,則使用“設備102”表示該設備。
每一設備102可包括一第一串列輸入埠(serial input port)110,一第一串列輸出埠(serial output port)112,一第二串列輸入埠114和一第二串列輸出埠116。串列輸入埠110和114接收一串列資料(serial data)。串列輸出埠112和116輸出串列資料(serial data)。串列資料可包括發送至設備102之命令、由設備102發出之回應、及/或與命令或回應相關之資料。在一實施例中,串列資料可包括一種具有一頭指令段(command section)和一負載段(payload section)之一命令。頭指令段可包括一指令碼(command code)、一目標位址(target address)和一錯誤檢驗碼(error check)。在一實施例中,可由與目標位址相對應位址之設備102執行與某條指令相對應之指令碼。錯誤檢驗碼可為一檢驗接收到的命令是否完整和正確之封包錯誤檢驗碼(packet error check)。目標位址可對應於單一個設備102或可對應於多個設備,例如,可以是多個設備響應之一廣播設備位址(broadcast device address)。頭指令段也可以包括其他一些習知的指令。負載段可包括如前所述之資料。
垂直匯流排系統電路100可包括一主控制器電路(host controller circuitry),例如,主管理控制單元104。主管理控制單元104可包括一記憶體105,其係存儲如前所述的命令或資料。主管理控制單元104可和設備102之串列輸入埠和串列輸出埠耦接。在一實施例中,主管理控制單元104可與設備1之第一串列輸入埠110和第二串列輸出埠116耦接。主管理控制單元104可透過串列輸入埠110、114及串列輸出埠112、116,將串列資料(如前所述之命令)發送至一或多個設備102,並從一或多個設備102接受串列資料(設備回應)。
每一設備102可透過串列輸入埠110、114及串列輸出埠112、116與至少一其他設備102耦接。在一實施例中,設備1之第一串列輸出埠112與設備2之第一串列輸入埠110耦接,並且設備2之第二串列輸出埠116與設備1之第二串列輸入埠114耦接。這種耦接的方式可以應用於N個設備中的每對耦接設備102。在一些實施例中,設備N的第一串列輸出埠112和第二串列輸入埠114也可以彼此斷開。
每一設備102可包括一匯流排控制器106。在配置上,匯流排控制器106與串列輸入埠110、114及串列輸出埠112、116耦接。匯流排控制器106從主管理控制單元104接收命令,並根據接收到的命令控制設備102。換言之,匯流排控制器106從主管理控制單元104接收包括命令之串列資料,並解釋(interpret)接收到之命令,例如,對接收到之命令進行解碼,並基於接收到及被解釋之命令控制設備102。
每一設備102可包括至少一組位準移位器(level shifter)108a和108b。位準移位器組108a和108b可對非公共接地系統(垂直匯流排系統電路)100中之多個設備102之間進行電壓轉換。在一實施例中,位準移位器108a可與某一設備102之第一輸出埠112耦接,第二位準移位器108b可與該設備102之第二串列輸入埠114耦接。位準移位器108a和108b可保護設備102使其避免因耦接設備,例如,設備1和設備2之間的電位不等(unequal potentials)而受到損害。當第一設備(例如,設備1)與第二設備(例如,設備2)耦接時,每個位準移位器組108a和108b可將第一設備之電壓位準(voltage level)轉換成與第二設備相對應之電壓位準。
每一設備102更包括至少一移位暫存器(shift register)和至少一多工器(multiplexer)。在一實施例中,垂直匯流排系統電路100中的每一設備102包括一第一移位暫存器120、一第一多工器122、一第二移位暫存器124和一第二多工器126。每一設備102更包括一開關128。第一移位暫存器120與與第一串列輸入埠110耦接,並與第一串列輸出埠112選擇性地耦接。在一實施例中,匯流排控制器106可控制第一多工器122進而將第一移位暫存器120或第一串列輸入埠110選擇性地與第一串列輸出埠112耦接。匯流排控制器106可依據主管理控制單元104所發送的命令,控制第一多工器122。當第一設備(例如設備1)之第一串列輸入埠110與第一設備之第一串列輸出埠112耦接,則主管理控制單元104之串列資料將輸出至與第一設備之第一串列輸入埠112耦接之第二設備之第一串列輸入埠,例如,設備2之第一串列輸入埠110。當第一設備之第一移位暫存器120耦接於第一串列輸出埠112時,則第一設備之第一移位暫存器120所發出之串列資料將輸出至與第一設備之第一串列輸出埠112耦接之第二設備之第一串列輸入埠,例如,設備2之第一串列輸入埠110。
第二移位暫存器124與第二串列輸入埠114耦接,並選擇性地與第二串列輸出埠116耦接。在一實施例中,匯流排控制器106可控制第二多工器126進而將第二移位暫存器124或第二串列輸入埠114選擇性地與第二串列輸出埠116耦接。匯流排控制器106可基於主管理控制單元104之命令控制第二多工器126。
開關128可控制第一串列輸入埠110與第二多工器126之輸入端之間是否耦接。透過開關128的控制,第二多工器126則可將第一串列輸入埠110與第二串列輸出埠116耦接。匯流排控制器106可控制開關128和第二多工器126之狀態。開關128亦可測試多個設備102間之連接關係。
此外,垂直匯流排系統100可與一電池組130耦接。電池組130可包括多個電池單元。在一實施例中,電池組130可包括鋰電池(Lithium-Ion)、鎳氫電池(Nickel-Metal Hydride)、鉛酸電池(Lead Acid)、燃料電池(Fuel Cell)、超級電容器(Super Capacitor)或一些其他能量存儲單元。其中,部分電池單元可與多個設備102中的每一設備耦接。設備102可檢測與該部分電池單元相關的參數。這些參數可能包括電池單元溫度、及/或電池單元電壓、及/或電池單元電流等。設備102可將測量到之參數提供給主管理控制單元104。在一實施例中,可以透過第二串列輸出埠116將包含測量到之參數的串列資料提供給主管理控制單元104。
因此,垂直匯流排系統電路100可為主管理控制單元104和多個設備102之間提供串列資料通信。優點在於,透過串列資料通信的方式可以減少每個設備埠的數量(number of ports)。進而降低生產成本,例如,透過減少在積體電路上實現設備102之接腳數量(number of pins),進而降低生產成本。
圖2A所示為根據本發明一實施例之鏈式系統電路(daisy chain system circuitry)200的示意圖。圖2B所示為根據本發明另一實施例之鏈式系統電路250的示意圖。在實施例200和250中,相同的元件具有相同的參考標識。根據所述實施例的系統電路200和250都配置為鏈式結構。圖2A所示的鏈式系統200的配置為非公共接地式,而圖2B所示的鏈式系統250的配置為公共接地式。
鏈式系統200和250各包含多個設備202。每一設備202包含設備電路。例如,鏈式系統200和250各自包含N個設備:設備1,設備2、...、設備N。每一設備202可包括一接收串列資料之串列輸入埠210和一輸出串列資料之串列輸出埠212。串列資料可包括發送至設備202之命令、由設備102發出之回應及/或與命令或回應相關之資料。
在實施例中,鏈式系統200包括一主管理控制單元104。每一設備202耦接於至少一其他設備202。至少一設備202耦接於主管理控制單元104。第一設備之串列輸入埠210耦接於主管理控制單元104或第二設備202之串列輸出埠212。第一設備之串列輸出埠212耦接於第二設備202之串列輸入埠210或主管理控制單元104。舉例來說,在鏈式系統200和250中,設備1之串列輸入埠210耦接於主管理控制單元104,並且設備1之串列輸出埠212耦接於設備2之串列輸入埠210。後續設備將可按此方式進行配置和連接,其中設備N之串列輸出埠212耦接於主管理控制單元104。
圖2A所示的鏈式系統200更包括多個隔離體(isolator)230a,230b,230c、...、和230n。隔離體230a,230b、230c、...、和230n分別耦接於設備N和主管理控制單元104之間以及多個設備202之間。在每一設備202之第一串列輸出埠與另一設備202之第一串列輸出埠或主管理控制單元104之間都會耦接一隔離體。與圖1中之位準移位器類似,當耦接於鏈式系統中之多個設備202沒有公共接地時,則隔離體230a,230b,230c、...、和230n隔離電位不等之多個設備202。
在一實施例中,鏈式系統200和250分別耦接於電池組130。電池組130可包括多個電池單元。其中,部分電池單元可分別與多個設備202中的每一設備耦接。這些設備202可檢測耦接之電池單元之相關參數,並且將檢測出之參數輸出至主控制管理單元104。在一實施例中,可透過串列輸出埠將包含測量參數之串列資料輸出至主管理控制單元104。
每一設備202可包括匯流排控制器206、移位暫存器220和多工器222。匯流排控制器206耦接於串列輸入埠210。移位暫存器220耦接於串列輸入埠210。多工器222選擇性地將串列輸出埠212耦接至移位暫存器220或串列輸入埠210。基於主管理控制單元104之命令,匯流排控制器206可控制多工器222,將移位暫存器220或串列輸入埠210耦接至串列輸出埠212。
圖3A所示為根據本發明一實施例之系統(例如,系統100、200及/或250)中之多個設備位址配置之一或多個命令所對應之資料結構300。圖3B所示為根據本發明一實施例之系統(例如,系統100、200及/或250)中之某個設備更換位址之一或多個命令所對應的資料結構350。一或多個命令所對應之資料結構300和350分別包含多個欄位。在一實施例中,每一欄位的長度為8bit。一或多個命令所對應之資料結構300和350分別包含頭指令段310a、310b以及負載段320a、320b。頭指令段310a、310b分別包含多個欄位,例如指令碼312a、312b,目標位址314a、314b和封包錯誤檢驗碼316a、316b。指令碼312a、312b包含發送至設備的指令,並由匯流排控制器進行解釋。在一實施例中,目標位址,例如,目標位址314a,可以是一配置於系統中多個設備之廣播位址。在另一實施例中,目標位址314b,可以為系統中某個設備單獨配置之位址。封包錯誤檢驗碼316a和316b可進行錯誤檢驗(error check),進而確認是否正確地接收到頭指令段310a和310b。
命令300係對耦接於系統中之多個設備配置新位址。在一實施例中,在製造過程中,已為這些設備分別配置非唯一之位址。負載段320a包含系統中多個設備之新位址322a(第N個設備位址)、....322n(第1個設備位址)及錯誤檢驗碼324a....、324n。每個位址對應一相應之封包錯誤檢驗碼324a、324b、...、或324n。設備N之位址322a和封包錯誤檢驗碼324a列為第一組,且設備1之位址322n和封包錯誤檢驗碼324n列為最後一組。換言之,當一個命令(例如命令300)連續發送時,則先接收頭指令段310a,接著接收負載段320a。在負載段320a中,將先接收到第N個設備對應之位址322a,接著收到與位址322a對應之封包錯誤檢驗碼324a。之後再收到第N-1個設備對應的位址322b,接著收到與位址322b對應之封包錯誤檢驗碼324b。以此類推,直至收到設備1對應之位址322n以及與位址322n對應之封包錯誤檢驗碼324n。位址322a,322b、...、322n之排列順序符合系統100,200和250的構架,並且主管理控制單元104與設備1耦接。在其他實施例中,負載段320a可能存在其他排列順序,以及與此相對應之系統結構亦可被實施,仍然屬於本發明之範疇。命令350係對某一設備配置(意即更換)一新位址,進而替換掉已存在之舊位址。
命令300可分別對系統100、200和250中多個設備配置初始化位址。命令350可分別對系統100、200和250中的一或多個設備更換相應之位址。如此,當設備已被整合至系統中後,即可為每一設備配置相應之位址。
圖4A所示為根據本發明一實施例之由主管理控制單元104執行對多個設備配置初始位址及/或對某個設備單獨更換位址之示範操作流程圖400。圖4B所示為根據本發明一實施例之由系統(例如,系統100、200或250)之設備所執行之操作流程圖430。在此可假設在由流程圖400和430所描述的操作過程之前,已對系統(例如,系統100,200或250)耦接了多個設備。
首先請參照圖4A所示,在步驟405中,該程式流程啟動。在步驟410中,發送命令以配置一位址或多個位址。前述命令可由主管理控制單元104發送至與主管理控制單元104耦接之某一設備(例如,設備1)。在一實施例中,發出之命令300可包括指令碼312a,其係將多個位址進行配置,並包括一對應於所有設備之位址,例如,廣播位址。在這個例子中,可以假設主管理控制單元“知道”系統中的每一設備對應的序號(1~N)。由此,負載段320a包括對系統中之每一設備進行位址配置之位址內容和相應之錯誤檢驗碼。在另一實施例中,發出之命令350可包括指令碼312b,其係將某一設備之原有位址更換為一個新的預設位址。命令350之負載段320b包含目標設備之一預設位址322及對應之封包錯誤檢測碼334。由此,頭指令段包含對應於設備原有位址(目標位址)314b之位址內容。當命令300或350發出後,在步驟415中,發送一個結束標誌(end flag)。該結束標誌可告知匯流排控制器,該命令已經被完成。程式流程即在步驟420結束。
接著,請參照圖4B所示,在步驟435中,程式流程啟動。在步驟440中,由某一設備收到命令,例如命令300或命令350之頭指令段,例如310a或310b。在步驟445中,判斷接收到之指令是否為目標指令。在一實施例中,匯流排控制器透過解釋頭指令段和位址欄位,進而判斷該匯流排控制器之關聯設備(收到命令之設備)是否是該命令之目標設備。當該匯流排控制器之關聯設備不是該命令之目標設備時,則進行步驟450,其中匯流排控制器將會忽略該命令。之後,程式流程將在步驟455結束。
當匯流排控制器之關聯設備是該命令之目標設備時,則進行步驟460,其由匯流排控制器繼續接收負載段之位址資訊。在一實施例中,當該命令是一廣播命令(例如命令300)時,則匯流排控制器之關聯設備可被視為該命令之目標設備。在另一實施例中,當命令(例如命令350)指示之原位址資訊與匯流排控制器之關聯設備之位址相匹配時,則匯流排控制器之關聯設備可被視為該命令之目標設備。當命令是一廣播命令,並且指令碼表示對設備進行位址配置時,則匯流排控制器將控制關聯設備中的元件(例如,多工器和/或移位暫存器)。在步驟460中,匯流排控制器將接收到之位址進行暫存(buffer),例如,暫存至第一移位暫存器中,並基於與接收到之位址相關聯之封包錯誤檢驗碼,對該位址進行錯誤檢驗。
在步驟465中,判斷是否接收到結束標誌。當未收到結束標誌時,則進行步驟470,其中設備將會輸出步驟460所接收到之位址。接著,程式流程將回到步驟460,繼續接收另一位址資訊。當收到結束標誌時,則進行步驟475,則鎖存(latch)所收到之位址(作為該設備之新位址)。程式流程將於步驟450處結束。
在一實施例中,如圖1和圖4B所示,其係為多個設備依次進行位址配置之過程,詳細內容如下所述。首先,通過配置多個設備102之第一多工器122進而將第一串列輸入埠110與第一串列輸出埠112耦接。主管理控制單元104發出頭指令段310a,其係指示多個位址資訊分別配置至多個設備中。每一匯流排控制器106可接收並解釋頭指令段310a。之後,每一匯流排控制器106即可控制第一多工器122,以將第一移位暫存器120耦接至第一串列輸出埠112。由此,設備1之第一移位暫存器120即可接收由主管理控制單元104所發送之串列資料。之後,主管理控制單元104即可開始發送負載段320a。在發送過程中,設備1將首先收到配置設備N之第N個設備位址以及檢測該第N個設備位址正確性之封包錯誤檢驗碼。第N個之設備位址將被輸入至設備1之第一移位暫存器120。主管理控制單元104繼續發送負載段320a,即發送配置設備N-1之第N-1個設備位址及相應的封包錯誤檢驗碼。此後,設備1將開始接收第N-1個設備位址,並將第N個設備位址輸出至設備2,此時,尚未收到結束標誌。
在一實施例中,設備1之第一移位暫存器120可將第N個設備位址以串列資料的方式發送至設備1之第一多工器122和第一串列輸出埠112。設備2之第一串列輸入埠110耦合接於設備1之第一串列輸出埠112。之後,設備2的第一移位暫存器120即可接收第N個之設備位址。之後,該過程將繼續進行,直至設備N之第一移位暫存器120收到配置設備N之第N個設備位址。此後,設備1之第一移位暫存器120將收到配置設備1之第1個設備位址以及所有設備之第一移位暫存器120都收到配置該設備之設備位址。之後,將結束標誌發送至這些設備102,其中,各個設備102即可將暫儲於各第一移位暫存器120之位址進行鎖存,以作為設備之新位址。
在另一實施例中,如圖2A及/或圖2B及圖4B所示,為多個設備依次進行位址配置的過程如下所述。首先,通過配置多個設備202之第一多工器222進而將第一串列輸入埠210與第一串列輸入埠212耦接。串列輸入埠210與設備202之匯流排控制器206耦接。主管理控制單元104發出頭指令段310a,其係指示多個位址資訊分別配置入多個設備中。每一匯流排控制器206可接收並解釋頭指令段310a。之後,每一匯流排控制器206即可控制多工器222,以將第一移位暫存器220耦接至第一串列輸出埠212。由此,設備1之第一移位暫存器220即可接收由主管理控制單元104所發送之串列資料。之後,主管理控制單元104即可開始發送負載段320a。在發送過程中,設備1將首先收到配置設備N之第N個設備位址以及檢測該第N個設備位址正確性之封包錯誤檢驗碼。第N個設備位址將被輸入至設備1之第一移位暫存器220。主管理控制單元104繼續發送負載段320a,即發送配置設備N-1之第N-1個設備位址及相應之封包錯誤檢驗碼。此後,設備1將開始接收第N-1個設備位址,並將第N個設備位址輸出至設備2,此時,尚未收到結束標誌。
在一實施例中,設備1之第一移位暫存器220可將第N個設備位址,以串列資料之方式發送至設備1之第一多工器222和第一串列輸出埠212。設備2之第一串列輸入埠210耦接於設備1之第一串列輸出埠212。之後,設備2之第一移位暫存器220即可接收第N個設備位址。之後,該過程將繼續進行,直至設備N之第一移位暫存器220收到配置設備N之第N個設備位址。此後,設備1之第一移位暫存器220將收到配置設備1之第1個設備位址以及其後的所有設備的第一移位暫存器220都收到配置設備之設備位址。之後,將結束標誌發送至這些設備202。各個設備202即可將暫儲於各第一移位暫存器220中之位址進行鎖存,作為該設備的新位址。
承上,基於命令300以及系統100、200及250的設備配置結構,可在多個設備整合至系統後,對多個設備分別配置新的唯一位址。每一設備之匯流排控制器可接收並解釋自主管理控制單元之命令,並選擇性地將串列輸出埠耦接至串列輸入埠或移位暫存器。移位暫存器可接收至少一位址資訊,並且基於主管理控制單元之命令,輸出該位址。
優點在於,在製造階段中,可以統一製造設備,而無需對其單獨設置位址。因此,即可促進成本的降低並加快製造流程。多個大致相同的設備可以以一種基本隨機的次序整合在一起後,即可對這些設備位址配置,從而實現大量生產大致相同的設備,降低生產成本。此外,通過連續對多個設備進行位址配置,可減少每個設備之埠數量,進而減少在積體電路上實現設備之接腳數量(number of pins),來降低生產成本。
當然,雖然圖4A和4B根據一些實施例以說明示範性操作流程,但本領域技術人員應該理解,在其他一些實施例中,不一定需要實現圖4A及/或圖4B說明之全部操作流程和步驟。特別地,在不脫離後附申請專利範圍所界定之本發明精神和保護範圍的前提下,在本發明的其他一些實施例中,可以包括圖4A及/或圖4B所闡述的操作流程及/或一些額外的操作的子集。因此,根據本發明所界定之申請專利範圍並非完全由某一幅圖所表示,而是落入本發明的精神和保護範圍中。
除此之外,記憶體105可以包括一個或多個如下所述的記憶體類型,例如半導體韌體記憶體(semiconductor firmware memory)、可編程記憶體(programmable memory)、非揮發性記憶體(non-volatile memory)、唯讀記憶體(read only memory)、電可編程記憶體(electrically programmable memory)、動態隨機存取記憶體(random access memory)、快閃記憶體(flash memory)、磁碟記憶體(magnetic disk memory)及/或光碟記憶體(optical disk memory)。當然,記憶體105也可以包括其他類型,及/或今後開發之電腦可讀類型的記憶體。
本發明所闡述的方法實施例可以由處理器,及/或其他可編程設備實施。由此,本發明所闡述的方法所述方法可以通過運行計算機電路的一部分或執行機器可讀的指令序列或它們的組合進行實現。所述指令可以駐留在各種類型的信號或資料存儲介質上,所述資料存儲介質可以是主存儲介質、次級或者第三級存儲介質。所述介質可能包含,例如,通過無線網路的元件存取或駐留在所屬無線網路的元件之內的RAM(未顯示)。無論被包含在RAM,磁片,或其他次要的存儲介質中,所述指令可以被存儲在各種機器可讀數據存儲介質上,諸如DASD存儲(例如,傳統的"硬碟"或RAID陣列),磁帶,電唯讀記憶體(例如,ROM,EPROM,或EEPROM),快閃記憶卡,光存儲設備(例如CD-ROM,WORM,DVD,數位光帶),紙“打孔”卡,或其他適當的包括數位和類比傳輸介質的資料存儲介質。
上文具體實施方式和附圖僅為本發明之常用實施例。顯然,在不脫離權利要求書所界定的本發明精神和發明範圍的前提下可以有各種增補、修改和替換。本領域技術人員應該理解,本發明在實際應用中可根據具體的環境和工作要求在不背離發明準則的前提下在形式、結構、佈局、比例、材料、元素、元件及其它方面有所變化。因此,在此披露之實施例僅用於說明而非限制,本發明之範圍由後附權利要求及其合法等同物界定,而不限於此前之描述。
100...垂直匯流排系統電路
102...設備
104...主管理控制單元
105...記憶體
106...匯流排控制器
108a...位準移位器
108b...位準移位器
110...第一串列輸出埠
112...第二串列輸出埠
114...第一串列輸入埠
116...第二串列輸出埠
120...移位暫存器
122...多工器
124...移位暫存器
126...多工器
128...串列輸出埠
130...電池組
200...鏈式系統
202...設備
206...匯流排控制器
210...串列輸入埠
212...串列輸出埠
220...移位暫存器
222...多工器
230a~230n...隔離體
250...鏈式系統
300...一或多個命令所對應之資料結構
310a~310b...頭指令段
312a~312b...指令碼
314a~314b...目標位址
316a~316b...封包錯誤檢驗碼
320a~320b...負載段
322a...第N個設備位址
322n...第1個設備位址
324a...第N個錯誤檢驗碼
324n...第1個錯誤檢驗碼
332...預設位址
334...封包錯誤檢測碼
350...一或多個命令所對應的資料結構
400...對多個設備配置位址之示範操作流程圖
405~420、435~480...步驟
430...對多個設備分配位址之示範操作流程圖
以下結合附圖和具體實施例對本發明的技術方法進行詳細的描述,以使本發明的特徵和優點更為明顯。其中:
圖1所示為根據本發明一實施例之垂直匯流排系統電路的示意圖;
圖2A所示為根據本發明一實施例之鏈式系統電路的示意圖;
圖2B所示為根據本發明另一實施例之鏈式系統電路的示意圖;
圖3A所示為根據本發明一實施例之對系統中多個設備分配位址之一或多個命令所對應之資料結構圖;
圖3B所示為根據本發明一實施例之對系統中某個設備更換位址之一或多個命令所對應之資料結構圖;
圖4A所示為根據本發明一實施例之對多個設備配置位址之示範操作流程圖;以及
圖4B所示為根據本發明一實施例之對多個設備分配位址之示範操作流程圖。
100...垂直匯流排系統電路
102...設備
104...主管理控制單元
105...記憶體
106...匯流排控制器
108a...位準移位器
108b...位準移位器
110...串列輸出埠
112...串列輸出埠
114...串列輸入埠
116...串列輸出埠
120...移位暫存器
122...多工器
124...移位暫存器
126...多工器
128...串列輸出埠
130...電池組
Claims (21)
- 一種位址配置設備,包括:一第一串列輸入埠,接收一串列資料;一第一串列輸出埠,將該串列資料輸出至與該位址配置設備耦接之一另一位址配置設備;一第一移位暫存器,接收自該第一串列輸入埠之該串列資料;一第一多工器;以及一匯流排控制器,接收自該第一串列輸入埠之該串列資料,並依據該串列資料,控制該第一多工器,以將該第一串列輸出埠選擇性地耦接至該第一串列輸入埠或該第一移位暫存器,其中該串列資料包括一命令之一頭指令段及一負載段,該頭指令段包括一指令碼、一目標位址及一錯誤檢驗碼,該負載段至少包括一新位址及至少一相應該新位址之錯誤檢驗碼。
- 如申請專利範圍第1項的位址配置設備,其中該第一串列輸入埠之該串列資料來自一主管理控制單元或一其他位址配置設備。
- 如申請專利範圍第2項的位址配置設備,更包括:一第二串列輸入埠,接收自該另一位址配置設備之該串列資料;一第二串列輸出埠,將該串列資料輸出至該其他位址配置設備或該主管理控制單元;一第二移位暫存器,其係接收自該第二串列輸入埠之該串列資料;以及一第二多工器,其中該匯流排控制器係接收自該第二串列輸入埠之該串列資料,並依據該串列資料,控制該第二多工器,以將該第二串列輸出埠選擇性地耦接至該第二串列輸入埠或該第二移位暫存器。
- 如申請專利範圍第3項的位址配置設備,更包括:一開關,其中當該開關關閉時,則該第一串列輸入埠與該第二多工器耦接,其中該匯流排控制器係控制該開關。
- 如申請專利範圍第1項的位址配置設備,其中該目標位址為一廣播位址時,則該負載段包括多個所述新位址以及與每一個所述新位址相應應之錯誤檢驗碼。
- 如申請專利範圍第1項的位址配置設備,其中該目標位址為某一個所述位址配置設備之一原有位址時,則該負載段包括一個所述新位址以及相應所述新位址之錯誤檢驗碼。
- 如申請專利範圍第1項的位址配置設備,其中該位址配置設備更包括至少一位準移位器,轉換該位址配置設備之一電壓位準。
- 一種位址配置方法,包括:由一第一位址配置設備接收一串列資料,其中該串列資料包括一命令之一頭指令段及一負載段,其中該頭指令段包括一指令碼、一目標位址及一錯誤檢驗碼,該負載段至少包括一新位址及至少一相應該新位址之錯誤檢驗碼,其中該新位址包含一第一位址;依據該頭指令段判斷該第一位址配置設備是否為該串列資料之一目標設備;當該第一位址配置設備為該串列資料之該目標設備時,則將該第一位址存入該第一位址配置設備;以及依據該頭指令段將該第一位址輸出至一第二位址配置設備或將該第一位址鎖存至該第一位址配置設備。
- 如申請專利範圍第8項的位址配置方法,其中所述新位址更包含一第二位址時,則該方法更包括:由該第二位址配置設備接收該第一位址;由該第一位址配置設備接收該第二位址;將該第一位址存入該第二位址配置設備中,並將該第二位址存入該第一位址配置設備;判斷該串列資料是否包含一結束標誌;以及依據該串列資料是否包含該結束標誌之一判斷結果,將該第一位址輸出至一第三位址配置設備並將該第二位址輸出至該第二位址配置設備,或者將該第一位址鎖存入該第二位址配置設備並將該第二位址鎖存入該第一位址配置設備。
- 如申請專利範圍第8項的位址配置方法,其中每一個所述位址配置設備包括至少一移位暫存器,接收至少一個所述新位址。
- 如申請專利範圍第10項的位址配置方法,其中該第一位址配置設備之該移位暫存器將該第一位址輸出至該第二位址配置設備。
- 一種位址配置系統,包括:多個位址配置設備;以及一主管理控制單元,耦接該多個位址配置設備之一第一位址配置設備,並提供一串列資料至該第一位址配置設備,其中該串列資料包括一命令之頭指令段及一負載段,該頭指令段包括一指令碼、一目標位址及一錯誤檢驗碼,該負載段包括至少一新位址及至少一相應該新位址之錯誤檢驗碼,其中該指令碼指示至少一個該多個位址配置設備存入或輸出各自收到之該新位址,其中每一個該多個位址配置設備包括:一第一串列輸入埠,接收該串列資料;一第一串列輸出埠,將該串列資料輸出至該多個位址配置設備之一第二位址配置設備;一第一移位暫存器,接收自該第一串列輸入埠之該串列資料;一第一多工器;以及一匯流排控制器,接收自該第一串列輸入埠之該串列資料,並依據該串列資料控制該第一多工器,以將該第一串列輸出埠選擇性地耦接至該第一串列輸入埠或該第一移位暫存器。
- 如申請專利範圍第12項的位址配置系統,其中,每一個該多個位址配置設備更包括:一第二串列輸入埠,其係接收該串列資料;一第二串列輸出埠,其係輸出該串列資料;一第二移位暫存器,其係接收自該第二串列輸入埠之該串列資料;以及一第二多工器,其中該匯流排控制器係接收自該第二串列輸入埠的該串列資料,該匯流排控制器依據該串列資料控制該第二多工器,以將該第二串列輸出埠選擇性地耦接至該第二串列輸入埠或該第二移位暫存器。
- 如申請專利範圍第13項的位址配置系統,其中每一個該多個位址配置設備更包括一開關,其中當該開關關閉時,該第一串列輸入埠與該第二多工器耦接,其中該匯流排控制器係控制該開關。
- 如申請專利範圍第12項的位址配置系統,其中該目標位址為一廣播位址時,則該負載段包括多個所述新位址以及與每一所述新位址相應之錯誤檢驗碼。
- 如申請專利範圍第12項的位址配置系統,其中該目標位址為某一個所述位址配置設備之一原有位址時,則該負載段包括一個所述新位址以及相應所述新位址之錯誤檢驗碼。
- 如申請專利範圍第12項的位址配置系統,其中每一個該多個位址配置設備更包括一位準移位器,轉換該位址配置設備之一電壓位準。
- 如申請專利範圍第12項的位址配置系統,其中該主管理控制單元耦接於該多個位址配設備之一另一位址配設備。
- 如申請專利範圍第12項的位址配置系統,其中該多個位址配設備和該主管理控制單元耦接為一具有公共接地之鏈式結構,且其中每一個該多個位址配置設備之第一串列輸入埠耦接於一另一位址配置設備之第一串列輸出埠或該主管理控制單元。
- 如申請專利範圍第12項的位址配置系統,其中該多個位址配置設備和該主管理控制單元耦接為一無公共接地端之鏈式結構,且其中每一個該多個位址配置之第一串列輸入埠與一另一位址配置設備之第一串列輸出埠或該主管理控制單元之間分別耦接一隔離體。
- 如申請專利範圍第12項的位址配置系統,其中該多個位址配置設備與該主管理控制單元耦接為一無公共接地端之垂直匯流排結構,且其中該第一位址配置設備之該第一串列輸入埠和該第二串列輸出埠與該主管理控制單元耦接,該第一位址配置設備之該第一串列輸出埠耦接於該第二位址配置設備之該第一串列輸入埠,該第一位址配置設備之該第二串列輸入埠耦接於該第二位址配置設備之該第一串列輸出埠。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
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---|---|---|---|
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Country Status (1)
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