TWI243979B - Method, apparatus, circuit, and system for reducing clock frequency during low workload periods - Google Patents

Description

1243979 玖、發明說明： 【發明所屬之技術領域】 本發明之具體實施例係關於處理器，更特定言之但並非 排他的，係關於處理器中使用的時脈電路。 【先前技術】 一半導體積體電路（ic)元件，如一處理器，可包括許多 類型的離散電路组件之電路，其包括電晶體、電阻器及電 容器，以及其他組件。半導fiIC製造商面對的壓力愈來愈 大，既要提高速度（即時脈速率）及此類IC元件的性能，又要 縮小包裝尺寸並保持可靠性。因此，舉例而言，現代的處 ㈣般用途的微處理器、數位信號處㈣、微控制器 等）可貫現於一晶粒中，並魚 ♦曰 八已括差不夕數百萬個間隔緊密的 私日曰姐及其他離散的次微米组 ^ 速率運作。眾所周知哭、μ Hz範圍的時脈 r p- i- ^ ^ 吏里阳（及其他π元件）的功率消耗一 瓜Ik知作頻率而增加。 相當高。m夕此我代處理器的功率消耗 中可妒合\ 1功率〉肖耗高，尤其在電池供電的應用 T j此會屋生問題。 :^少功率消耗的傳統技術為 脈減速技術包括降低 匕」”土的時 的-時脈信號的_=的處理器單元或次單元所提供 作，時脈頻率也會=由於即使處理器嘗試執行有用的工 理器的性能。此外，告二Q而時脈減速技術往往會降低處 要經過大量的時脈週時脈減速解決方案相當粗糖（即 返回正常的時脈頻率模^進入降低的時脈頻率模式，及 87753 1243979 一傳統技術係減少提供給處理器的佴 應電壓趨向於降低卢碰叩Λθ ’、心私£。低供 ”致卢:處理…晶體的開關速度，其往往又 曰導文處理㈣性能下降。此外，低供 :::增大處理器的雜訊敏感度。而且，如同時脈減二 : 共應電壓也是相當粗糙的功率保持技術。由於功率與 4的二倍_ ’因而該技術廣泛用作降低功率消耗的有 效万式例如，電壓降低20%將會使功率降低辦〇,而對性 能㈣脈速率）的損害只有·。其侷限之處在㈣要成百上 千萬的時脈週期才能使1C穩定在一新電壓。 ，此等時脈減速及電壓降低技術通常用於控制處理器的溫 度’因而’為了防止處理器受到損害’上述缺陷是可以2 受的。但S ’對於純粹的功率保持應用，此等缺陷則不可 接受。 【發明内容】 下面以處理器的功率管理為背景，說明本發明的具體實 施例，但是，根據本文揭露内容，熟悉技術人士會明白， 本說明内容一般可應用於所有類型的IC元件。 圖1說明依據本發明一項具體實施例，具有一處理器i i 的電腦系統1 ο，該處理器具有一時脈頻率控制單元丨4。電 腦系統10的該項具體實施例也包括一主記憶體丨2、一唯讀 1己憶體（read only memory ; ROM)13、一核心時脈匯流排15、 一第一級或内部快取記憶體16(嵌入處理器11中）及一第二 級或外部快取記憶體17。在一些具體實施例中，第二級快 取記憶體與處理器整合，且/或可能存在其他級的内部或外 87753 1243979 邵快取記憶體。下面參考圖3至8詳細說明時脈頻率控制單 元14的具體實施例。 處理為11經一匯流排15耦合至一主記憶體12，其可包括 一或多個動態隨機存取記憶體（dynamic rand〇m memory ’ dRAM)tc件，用以儲存資訊及處理器丨丨待執行的 k °王#憶體12也可用於儲存處理器"在執行指令期間 的暫時變數或其他中間資訊。用於儲存靜態資訊及處理器 11指令的ROM 13係經匯流排15耦合至處理器u。 一雖_二未顯#’處理器11通常包括-指令解碼器單 ^ 執行單& 内邵時脈電路、-暫存器樓案單元、 位址轉換單元及一匯涔3 〇 一 本 、 礼排；丨面早兀，全都在一半導體晶粒 上貫現。匯流排介面單元耦合至匯流排15以及主記憶體η 與ROM 13。流排介面單元有利於在主記憶體㈣處理哭 η之間傳輸資料，及執行請M 13中㈣指令與其財 料。位：轉換單元對處理器11進行記憶體管理。例如，位 址轉換單7"儲存在運作期間處理器11所用資料的記憶體位 :(不：：在主記憶體12、内部快取記憶體16或其他記憶體 中W"解碼H單元對處理收的

信號解碼。 1 ^f J 執行單元可表示種類較廣的微處理器功能單元，提供較 大的功能範園。塞例而士 ,, _ σο 八 π 一， 。，執伃單兀可包括一算術及邏輯 早兀，用以執行算術運算， 及除法。暫存哭卜單：二夕位、加法、減法、乘法 用以儲在# 或多種類型的暫存器， 理益11所用的資料。例如，暫存器彳t案單元可 87753 1243979 包括整數朝^ $存為、狀態暫存器、指令指標暫存器及浮點暫 存哭， 、 乂叩以及其他暫存器。若存在内部快取記憶體，其可用 於（例如）儲存來自主記憶體12的資料及控制信號。 : 争脈笔路可包括一鎖相迴路（phase lock loop ; PLL) 私路’用以調節外部時脈頻率（提高或降低該頻率），從而達 處里备11所需的操作頻率。在一些具體實施例中，内部 争月艮兒路輸出處理器核心時脈信號。在一項具體實施例中， 、、、寺脈 ί/頁率控制（c〇re cl〇ck freqUenCy c〇ntr〇i ; cepe)單 元14為内部時脈電路的一部分。 此外，包腦系統1 〇可包括其他耦合至處理器丨丨（通常經匯 15)的元件（圖中未顯示）。例如，輸入元件，如鍵盤或 ’目乳，係耦合至處理器丨丨。輸出元件也耦合至處理器η。 典型的輸出元件包括印表機及顯示器監視器。資料儲存元 ^也耦合至處理器丨丨。常見的資料儲存元件包括硬碟驅動 ασ叙碟驅動备及光碟（CD ROM)驅動器。在一項具體實施 例中，處理器丨丨也耦合至一供應電壓源（圖中未顯示）及一外 邵時脈源（圖中未顯示）。 根據本文揭示内容，熟悉技術人士會明白，除了圖丨中所 顯示說明的，電腦系統10還可包括其他組件及子系統。舉 例而言，電腦系統10可包括視訊記憶體以及其他專屬記= 體’及附加的信號線路與匯流排。 圖1呈現的處理器π的具體實施例為解說性的。根據本文 揭示内容，熟悉技術人士會明白，在實務中，現代處理哭 一般會更複雜’且可包括附加組件。為了更清楚起見，圖γ 87753 1243979 示内部匯流排’及其他電互連處理器η的各種功能單 元劲/ 礼排）丨面早凡、位址轉換單元、指令解碼單 …仃早兀及暫存器標案單元)的通訊路徑。因此，所呈 立兄的處理哭1〗了、〇 m Α丨 1王 的處理器(:微二 本！明一般可應料所有類型 理态、微控制器、數位信號處理器等），而 不考慮所採用的特定架構。 核心時脈頻率控制 二實:例中’核心時脈頻率控制單元14配置為 接/V 或多個功能單元以及内部時脈電路連 :。核心時脈頻率控制單元14配置為偵測處理器"中事件， /、:_先於處理器低負載期。例如，在一些處理器中， 二,邵t取未中可導致處理器執行閒置操作，並持續數百 脈二0、脈週期。在此類低負載期的期間，可降低核心時 脈“，且對性能的影響的很小或沒有影響。在—… =二Γ負載期的期間’核心時脈頻率降至匯流： 15=㈣頻率。在其他具體實施例中，核心時脈頻率可降 至/、他速度的頻率。在其他具體實施例中， 可完全停止，但-些處理器的功 艮甚土 K AA 、云从人 田休待不笑（如匯流排 的匯‘排介®，以偵測低負載條件何铸，接受窥定 請求，或其他重要事件）。 Τ、 【實施方式】 圖2說明依據本發明-項具體實施例，在低負載期的期 間’系統10(圖”降低核心時脈頻率的操作流程 與2 ,系統10的該項具體實施例操作如下。 乂回 87753 -10- 1243979 監視處理器11的運作，觀察是否出現指示或先於一低負 載期的選㈣件，i區塊21所示。在—項具體實施例卜、 核心時脈頻率控制單元14監視處理器u的運作，觀察一選 疋條件的情況。例如，核心時脈頻率控制單元"可監視一 快取未中信號，其由外部快取記憶體17提供。外 憶體Π判定發生一快取未中（如—資料遺失）時的該信號。通 常，外部快取記憶體17也將向主記憶體12請求一资料塊。 取回資料時（通常需要數百個「快速」核心時脈週期），處理 器11主要處於閒置狀態。 低負載期的另一範例可出現在具有一失序調度器__ of-oMer dispatcher)及有序指令仵列的處理器架構中。在此 類架構中，當發生代碼遺失或指令快取未中，且處理器的 失序碉度器及有序指令佇列為空時，1出現一明顯的低备 載期。根據處理器的架構及/或組態，還存在其他也可引起 處理器11「間置」並持續很多「快速」核心時脈週 件。 此外，對於—些事件，可能還有附加條件應予以監視， 以決定事件是否會導致一低負載期。例如，外部快取記憶 骨豆中的資料遣失-般會導致—低負載期，但在—些處理器 架構（如管線式、失序式等）中，在—快取未中後—相當㈣ 時間’處理器即可繼續做有用的工作。因A，在一些具體 、施例中可犯包括附加條件。例如，在判定快取未中信 號後，可增加一寬限期，使管線式操作得以完成。° 若不能滿足所選定的條件，如區塊22所示，操作流程返 87753 -11- 1243979 回至區塊21繼續監視。但是’若滿足條件，則降低核心時 :頻率，如區塊23所示。在一項具體實施例中，核心時脈 ；'制單元14知核心時脈#號的頻率降低至匯流排1 5的 :^、率此外，在一項具體實施例中，核心時脈頻率控 制早tl 14藉由遮罩「快速」核心時脈信號的—些時脈週期， 而不是藉由調整一振盪器、鎖相迴路或延遲鎖相迴路的輸 a率來降低（由處理器丨丨的功能單元接收的）核心時脈頻 率。 ” ;、、後"^視處理态11的運作，觀察是否出現指示低負載 期結束的選定條件，如區塊25所示。在-項具f4f施例中， 核心時脈頻率控制單元14監視處理器丨丨的運作，觀察一選 疋條件的情況。例如，核心時脈頻率控制單元14可在快取 未中之後，接收一「記憶體就序」信號，纟表明現在處理 -可停止間置並執行有用的工作。在其他具體實施例中， 此等條件可包括處理器經匯流排15接收一窺察請求、一中 斷U、-重置信號、一啟動信號或一停止時脈信號，或 其他要求處理器快速回應的信號。若條件不滿足，則操作 流程返回至區塊25。但是，若條件滿^，則提高核心時脈 ν員率。在項具體貫施例中，中止遮罩核心時脈信號週期， 即可提鬲核心時脈頻率。提高核心時脈頻率後，操作流程 返回至區塊2 1。 圖3說明依據本發明一項具體實施例，核心時脈頻率控制 單元14(圖1)的實施方案。在該項具體實施例中，核心時脈 頻率控制單元14包括—有限狀態機31、一鎖相迴路32及一 87753 -12- 1243979 閘控電路3 3。 在一項具體實施例中，有限狀態機3 1利用組合邏輯貫施 為硬體，並具有兩種狀態。一狀態為「快」核心時脈狀態 3 1A，另一狀態為「慢」核心時脈狀態3 1B。從〆RESET操 作（如處理器首次通電開啟時），或偵測到選定的「加速」條 件時從「慢」核心時脈狀態3 1B，皆可進入「快」核心時脈 狀態3 1A。偵測到選定的「減速」條件時，從「快」核心時 脈狀態3 1A，可進入「慢」核心時脈狀態3 1B。當CCFC單 元14處於「慢」核心時脈狀態31B時，有限狀態機31判定一 SLOW一SELECT信號，並且在處於「快」核心時脈狀態時不 判定該SLOW 一 SELECT信號。對於層疊式功率減少方案，其 他具體實施例可具有兩種以上狀態。例如，可能有一種中 間時脈速率的狀態，或一停止時脈狀態。 此外，一些有限狀態機31的具體實施例可包括計數器， 如Κ'Μ及N，用以追蹤可構成部分狀態轉換條件的寬限 期。例如，在使用失序架構的一項具體實施例中，κ計數器 可用於提供一寬限期，允許在—L2快取未中後，轉換至「慢 核心時脈狀態MB之前，完成對—儲存緩衝器（圖中未顯二 的無阻塞記憶體儲存操作。M計數器可料提供—寬限期 允許在〜快取未中後，轉換至「慢」核心時脈狀態31E 之前，處理-内部（L1)快取未中。N計數器可用於提供 =允許在，:2快取未中後，_ JBd Μ待執行的長潛時指令，如 具體實施例中，此等計數器可程式化，使之可由軟 87753 -13- 1243979 動態調諧。 CCFC單元14的該項具體實施例之元件以下列方式互連。 有限狀態機3 1經傳播SLOW—SELECT信號的線路34，與閘控 電路33連接。閘控電路33經線路35連接，以接收鎖相迴路 32的振盪輸出信號。此外，閘控電路33經輸出線路37，輸 出閘控核心時脈信號。 在操作中’根據其狀態，有限狀態機3 1監視處理器1 j的 運作（圖1)’觀察是否出現指示應當改變狀態的選定條件。 例如’若有限狀態機3 1處於「快」核心時脈狀態3 1 a ,則有 限狀悲機3 1監視處理器π的運作，以觀察是否出現進入 「慢」核心時脈狀態3 1B的選定條件。同樣，若有限狀態機 3 1處於「慢」核心時脈狀態3 1 b，則有限狀態機3 1監視處理 為11的運作，以觀察是否出現進入「快」核心時脈狀態3 i A 的選定條件。如前所述，一 RESET操作後，有限狀態機31 進入「快」核心時脈狀態3 1A。 在該項具體實施例中，鎖相迴路32輸出一相當「快」的 核心時脈信號（即CORE—CLK信號），其頻率通常處於ghz 或接近GHz範圍。在一些具體實施例中，可控制鎖相迴路 32來改變其輸出信號的頻率，但該頻率控制功能與cepe單 凡14的操作分離。在其他具體實施例中，可用不同的電路 輸出CORE一CLK信號（如一振盪器、一延遲鎖相迴路（DLL); 一分頻器、一外部時脈電路等）。 閘控電路33經線路35接收鎖相迴路32的CORE CLK信 號，經線路34接收有限狀態機3 1的SLOW_SELEC丁信號。在 87753 -14- 1243979 該項具體實施例中，不判定SLOW_SELECT信號時（即有限 狀態機31處於「快」核心時脈狀態31A時），閘控電路33在 輸出線路37輸出一 GATED_CORE—CLK信號，其頻率與 CORE_CLK信號相同。GATED_CORE_CLK信號作為「核心 時脈」信號分配到處理器11的功能單元（如上參考圖1所述）。 但是，不判定SLOW_SELECT信號時（即有限狀態機31處 於「慢」核心時脈狀態3 1B時），閘控電路33在輸出線路37 輸出GATED—CORE—CLK信號，其頻率小於CORE—CLK信號 的頻率。在該項具體實施例中，閘控電路33使頻率實質上 等於匯流排15(圖1)的頻率，其通常明顯小於CORE_CLK信 號的頻率。例如，CORE_CLK可處於GHz或接近GHz範圍， 而匯流排1 5的操作頻率為400 MHz。

在一項具體實施例中，閘控電路33遮罩CORE_CLK信號 的選定時脈週期，而不是改變該期。當有限狀態機3 1在「慢」 核心時脈狀態31B與「快」核心時脈狀態31A之間轉換時， 該遮罩技術可減少GATED_CORE_CLK信號中的尖波 (glitch)(如失去時脈邊緣）。此外，在一些具體實施例中， 閘控電路33可配置為幫助使GATED—CORE—CLK信號的轉 換與匯流排1 5之操作頻率的時脈信號轉換保持適當調正， 但是此類具體實施例往往更複雜，在一些應用中可能不受 歡迎。 圖4說明依據本發明一項具體實施例，閘控電路33(圖3) 的實施方案。在該項具體實施例中，閘控電路33包括一遮 罩產生器41及兩輸入AND閘極43與45。在該項具體實施例 87753 -15 - 1243979 中，遮罩產生器41產生一 MASK信號，其用於閘控鎖相迴路 32(圖3)的CORE_CLK信號。如前所述，在一項具體實施例 中，閘控電路33遮罩輸出CORE—CLK信號的選定時脈週期， 用於有效降低所得到的遮罩信號（即GATED_CORE_CLK信 號）的頻率。

閘控電路33的該項具體實施例之元件以下列方式互連。 遮罩產生器41具有兩輸入引線，一引線連接至線路34，接 收SLOW 一 SELECT信號，一輸入引線46連接至線路35，接收 CORE—CLK信號。遮罩產生器41還有一輸出引線，其經線 路47與AND閘極43的一反相輸入引線連接。AND閘極43的 另一輸入引線（非反相）連接至線路35，一輸出引線經線路48 連接至AND閘極45的一輸入引線（非反相）。AND閘極45的 其他輸入引線（反相）連接至線路49，以接收一 CLOCK—DISABLE (或 STOP CLOCK)信號。AND 閘極 45 經線 路 37輸出 GATED_CORE_CLK信號。

在操作中，當線路49上的CLOCK—DISABLE信號處於高 邏輯位準時，AND閘極45的反相輸入引線將使AND閘極45 輸出處於低邏輯位準的GATED_CORE_CLK信號，而不管 SLOW_SELECT、MASK 及 CORE_CLK信號的邏輯狀態。 當CLOCK—DISABLE信號處於低邏輯位準時，AND閘極 45的功能實際上如同一非反相緩衝器。在此情況下，AND 閘極45將輸出線路48上存在的任何信號，作為 GATED—CORE—CLK信號。線路48上存在信號的產生過程如 下。 87753 16- 1243979 AND閘極43用於根據經線路47所接收的MASK信號的邏 輯位準，閘控線路48上的CORE—CLK信號。當MASK信號處 於低邏輯位準時，AND閘極43的反相輸入引線將使AND閘 極用作一非反相緩衝器，從而在線路48上輸出CORE CLK 信號。以此方式，不會遮罩CORE—CLK信號（即經AND閘極 43與45，作為GATED—CORE—CLK信號傳播）。 但是，當MASK信號處於高邏輯位準時，and閘極43的 反相輸入引線使AND閘極43在線路48上輸出一低邏輯位準 信號，而不管CORE一CLK信號的邏輯位準如何。如前所述， 線路48上的低邏輯位準使AND閘極45輸出一低邏輯位準的 GATED CORE CLK信號。以此方式，即遮罩了 CORE C：LK 信號。 判定SLOW—SELECT信號時，遮罩產生器41產生MASK信 號。如前所述，MASK信號用於（經AND閘極43與45，如下 所述）遮罩輸出CORE一CLK信號的選定時脈週期。在該項具 體實施例中，在欲遮罩的時脈週期期間，遮罩產生器41使 MASK信號將處於南邏輯位準。另一方面，不判定 SLOW一SELECT信號時，遮罩產生器41使MASK信號保持在 低邏輯位準，從而不會遮罩CORE_CLK信號的任何時脈週 期。圖5中說明一遮罩的範例。 圖5說明依據本發明一項具體實施例，閘控電路33(圖4) 的時序。在該項範例性具體實施例中，CORE_CLK信號的 頻率為900 MHz，而所需的GATED—CORE—CLK信號的頻率 為400 MHz。特定言之，在該項具體實施例中，每隔九個 87753 -17- 1243979 CORE_CLK信號週期，就要遮罩五個連續的CORE_CLK信 號時脈週期，從而允許傳播四個GATED—CORE—CLK信號時 脈週期。以此方式，即可產生一 400 MHz的信號。在其他具 體實施例中，CORE—CLK信號的遮罩週期不需連續。

圖6說明依據本發明一項具體實施例，遮罩產生器41 (圖 4)的實施方案。在該項具體實施例中，遮罩產生器41包括 一三輸入多工器60(各輸入埠為一五位元輸入埠）、一平行負 載暫存器61、一比較器62(各輸入埠為一五位元輸入埠）、一 單一位元暫存器63、一兩輸入AND閘極64、一增量電路65 及另一比較器6 6 (各輸入埠為一五位元輸入蟀）。

在該項具體實施例中，比較器62與66各自比較一「正」 輸入埠與一「負」輸入埠處所接收的兩個五位元輸入信號， 並輸出一單一位元信號，其指示「正」信號是否大於「負」 信號。在該項具體實施例中，增量電路65接收一五位元信 號，並輸出增量為一的該五位元信號。例如，增量電路65 可實施為一解碼器電路，其將五位元信號解碼為已增量的 五位元信號。 遮罩產生器41的該項具體實施例之元件以下列方式互 連。多工器60連接為在其兩輸入埠處，接收五位元輸入信 號「00001」與「00000」。在一典型具體實施例中，此等值 固定，但在其他具體實施例中也可程式化。例如，此等信 號可硬佈線於供電軌，或可由暫存器或其他記憶體元件提 供（如熔絲或抗熔絲之類非揮發性元件）。多工器60的第三輸 入埠連接至增量電路65的一輸出埠。多工器60的輸出埠連 87753 -18- 1243979 接土暫存态61的平行負荷輸入蜂。 ,,夕工备60具有兩引線控 制埠，一控制引線與一線路67連

一 、接 以接收RESET—SYNC 信號’另-控制引線連接至比較器66的—輸出引線6-8。

在孩項具體實施例中，比較器66的「負」輸人璋連接至 接收一五位元信號「〇 1001」（對應於_ MHz的C0RE CLK ㈣），其「正」輸人料接至增量電路65的輸料。在一 些具體實施例中’該五位㈣號可程式化為用不同速率的 「快」時脈操作（如經暫存器或其他記憶體元件卜 在該項具體實施财，暫存器61具有的—時脈輸入端子 連接至線路35,以接收CqRE_clk信號，—五位讀出璋 連接至增量電路65的一輸入埠。 比較器62具有連接至暫存器61之輸料的「正」輸入璋， 其「負」輸入埠連接至接收一五位元信號「〇〇1〇〇」（對應 於-400 MHz的GATED—CORE一CLK信號），其輸出引線經線 路69連接至暫存器63之輸入端子。在一些具體實施例中， 孩五位元輸入信號可程式化為以不同速率的「慢」時脈操 作（如經暫存器或其他記憶體元件）。暫存器63具有一反相時 脈輸入端子，其連接至線路35(使暫存器63實際上相對於暫 存咨61延遲半個週期），及一輸出引線，其連接至and閘極 64的一輸入引線。And閘極64的其他輸入引線連接至線路 34 ’接收SLOW—SELECT信號。AND閘極64的輸出引線連接 至線路47(傳播MASK信號）。 操作中，當SLOW一SELECT信號處於低邏輯位準時（即在 圖3的「快」核心時脈狀態3 1A期間），AND閘極64輸出低邏 87753 -19- 1243979 輯信號，而不管暫存器63的輸出信號之邏輯位準如何。因 此，線路47上的MASK信號處於低邏輯位準，因而不會遮罩 CORE_CLK信號，如上結合圖4之具體實施例所述。 與之相反，當SL〇W_SELECT信號處於高邏輯位準時（即 在圖3的「慢」核心時脈狀態3 1B期間），AND閘極64用作暫 存器63的輸出信號之非反相緩衝器。因此，當暫存器63的 輸出信號處於高邏輯位準時，線路47上的MASK信號具有高 邏輯位準，從而遮罩CORE—CLK信號，如前結合圖4之具體 實施例所述。 在說明「慢」核心時脈狀態31B(圖4)期間的操作時，AND 閘極64的輸出信號、暫存器61與63、比較器62與66的輸出 信號以及RESET—SYNC與CORE—CLK信號皆在低邏輯位準 「啟動」。暫存器63所輸出的當前低邏輯位準使AND閘極64 輸出一低邏輯位準的MASK信號。如前所述，MASK信號的 低邏輯位準允許閘控電路33(圖4)將CORE_CLK信號作為 GATED_CORE_CLK信號傳播。 多工器60配置為依據線路67與68上的邏輯位準，選擇其 三個輸入埠上出現的五位元信號之一。在該項具體實施例 中，當線路和67與68皆處於低邏輯位準時，多工器60選擇 增量電路65的輸出信號。當線路和67與68分別處於低邏輯 與高邏輯位準時，多工器60選擇「00000」信號。當線路67 處於高邏輯位準時，多工器60選擇「00001」信號。因此， 因線路和67與68皆處於低邏輯位準且暫存器61輸出 「00000」（其使增量電路65輸出「00001」信號），所以多工 87753 -20- 1243979 入埠輸出（增量單元65所接收的）一 器60向暫存器61的輸 「00001」信號。 在CORE—CLK信號的上升緣（即週期})，暫存器61從多工 為60載入「〇〇〇(H」，暫存器63從比較器62載入「〇」。然後 〇〇001」仏唬彳文暫存器63輸出至比較器62及增量電路54。 因為00001」小於「00100」，所以比較器62經線路69向暫 存益6 3輪出一低邏輯位準。 然後’增量電路65輸出-五位元信號，其所具有的一二 疋值大於暫存器61所輸出的五位元信號之值。因此，在該 階段，增量電路65輸出一「_1〇」信號至一比較器“。該 值小於在負輸人埠處接收的「G_l」信號，因而比較器66 繼續在線路68上輸出一低邏輯位準。因此，多工器⑼繼绪 選擇增量電路65的輸出信號（即，該點處的「_1〇」）。 在CORE—CLK信號的下降緣，暫存器63在線路69上載入 低邏輯位準信號。因此，暫存器63向娜問極料輸出低邏 輯位準，使AND閘極64輸出低邏輯位準的MASK信號。 夕在CORE_CLK信號的下一上升緣（即週期2)，暫存器川足 多工器60載入「〇0〇1〇」信號。現在暫存器“輸出「〇〇_」 至比較器62及增量電路65。因為「〇〇〇1〇」小於「〇〇1〇〇」， 所以比車父奋62繼續在線路69上輸出一低邏輯位準。同樣， 暫存器61的「〇〇〇1〇」信號也使增量電路65輸出一「⑻ 至比較器66及多工器60。因為「〇〇〇11」不大於「〇ι〇〇ι」，」 所以比車父态66繼續在線路68上輸出一低邏輯位準信號。因 而’多X器60繼續選擇增量電路65的輸出信號，其已轉換 87753 -21 - 1243979 為「0001 1」。 在CORE 一 CLK信號白勺下降緣，暫存器63在線路69上從比 較器62載入低邏輯位準。因而，暫存器63繼續輸出低邏輯 位準，使AND閘極64繼續輸出低邏輯位準的MASK位號。 同樣’在CORE一CLK信號的下一上升緣（即週期3)，暫存 备61從多工器60載入「00011」信號。現在暫存器6 1輸出 「00011」至比較森62及增量電路65。因為「〇〇〇11」小於 00100」’所以比較器62繼績在線路69上輸出一低邏輯位 準同樣’暫存器61的「00011」仏號也使增量電路μ輸出 一「00100」至比較器66及多工器60。因為「00100」小於 「01001」，所以比較器66繼續在線路68上輸出一低邏輯位 準信號。因而，多工器60繼續選擇增量電路65的輸出信號， 其已轉換為「00100」。 在CORE 一 CLK信號的下降緣，暫存器63在線路69上從比 較器62載入低邏輯位準。因而，暫存器63繼續輸出低邏輯 U卞，使AND閘極64繼續輸出低邏輯位準的MASK信號。 但是，在CORE 一 CLK信號的下一上升緣（即週期句，暫存 器61從多工器6〇載入「_〇」4言號。現在暫存器61輸出 00100」至比較器62及增量電路65。暫存器61的「〇〇1〇〇」 信號使增量電路65輸出一「〇〇1()1」至比較器66及多工器6〇。 ^為〇〇101」小於「01001」，所以比較器66繼續在線路68 上輸出-低邏輯位準信號。因而，多^⑽繼續選擇增量 =路65的輸出信號，其已轉換為「咖1」。’然而，因暫存 器61的「0_〇」不小於其負輸入璋處接收的「刪⑼」，所 87753 -22- 1243979 以現在比較器62經線路69向暫存器63輸出—高邏輯位準。 在CORE—CLK信號的下降，緣’暫存器63在線路的上從比 較器62載入高邏輯位準。因此，現在暫存器^輸出一高邏 輯位準，其使AND鬧極64輸出—高邏輯位準的Μ·信號， 從而使閘控電路33遮罩C〇RE_CLK信號，如前所述。因此， 未遮罩C〇RE_CLK信號的#四個時脈_ m個時脈 週期將受到遮罩。 在CORE 一 CLK信號的下一上升緣（即週期5)，暫存器〇從 多工器60載入「00101」信號。現在暫存器61輸出「，〇1」 至比較器62及增量電路65。因為「〇〇1〇1」不小於「〇〇1〇〇」， 所以比較器62繼續在線路69上輸出一高邏輯位準。同樣， 暫存為61的「〇〇1〇1」信號也使增量電路65輸出一「⑻"ο」 至比較器66及多工器60。因為「〇〇11〇」小於「〇1〇〇1」，所 以比較态66繼續在線路68上輸出一低邏輯位準信號。因而， 多工器60繼續選擇增量電路65的輸出信號，其已轉換為 「00110」。 在CORE 一 CLK信號的下降緣，暫存器63在線路69上從比 較器62載入高邏輯位準。因而，暫存器〇繼續輸出高邏輯 位準，其使AND閘極64繼續輸出高邏輯位準的MASK信號。 對於時脈週期6與7,遮罩產生器41以類似的（即週期5) 方式運作，其值由暫存器^儲存並隨(：〇11]5_(：^尺信號的各 時脈週期遞~。然*，在週期8，暫存器61從多工器載入 01000」仏號。現在暫存器61輸出「〇1〇〇〇」至比較器 62及增τ電路65。因為「〇1〇〇〇」大於「⑻1⑽」，所以比較 87753 -23- 1243979 器62繼續在線路69上輸出一高邏輯位準。同樣，暫存器61 的「01000」信號也使增量電路65輸出一「01001」至比較 器66及多工器60。因增量電路65的「01001」信號不小於其 「負」輸入埠處接收的「01001」信號，所以比較器66在線 路68上輸出一高邏輯位準信號。因而，多工器60選擇 「00000」信號。 在CORE—CLK信號的下降緣，暫存器63在線路69上從比 較器62載入高邏輯位準。因而，暫存器63繼續輸出高邏輯 位準，其使AND閘極64繼續輸出高邏輯位準的MASK信號。 因而，CORE—CLK信號的週期5至9將受到遮罩。 在週期9的上升緣，暫存器61從多工器60載入「00000」 信號。現在暫存器61輸出「00000」至比較器62及增量電路 65。因為「00000」小於「00100」，所以現在比較器62在線 路69上輸出一低邏輯位準。同樣，暫存器61的「00000」信 號也使增量電路65輸出一「00001」至比較器66及多工器60。 因為「00001」小於「01001」，所以現在比較器66在線路68 上輸出一低邏輯位準信號。因而，現在多工器60選擇增量 電路65的輸出信號，其已轉換為「00001」。 在CORE—CLK信號的下降緣，暫存器63在線路69上從比 較器62載入低邏輯位準。因此，現在暫存器63輸出一低邏 輯位準，其使AND閘極64輸出低邏輯位準的MASK信號。 因此，在週期10期間，CORE_CLK信號將不會受到遮罩。 然後該過程重新開始，只要判定了 SLOW_SELECT信號，即 按上述週期1的方式執行週期10。 87753 -24 - 1243979 當執行重置操作，同時判定SLOW_SELECT信號時，多工 器60將選擇「〇〇0〇1」信號，因而遮罩信號將會與匯流排15( 圖1)的時脈信號之上升緣適當調正。 在替代性具體實施例中，可用不同的電路來實施遮罩產 生器41。 圖7說明依據本發明另一項具體實施例，與一源同步匯流 排一起使用的閘控電路33A(圖3)的實施方案。如技術中已 知，藉由使用多個資料選通信號，實際中，源同步匯流排 將一匯流排時脈週期分為多個區段（如四個）。對各資料選通 信號的取樣需要四個時序準確的取樣緣。因此，產生取樣 緣的單元不能接收GATED—CORE_CLK信號，但仍允許處理 器監視匯流排1 5 (圖1)。此外，為了保持「快」與「慢」核 心時脈狀態31A與3 1B(圖3)之間的無缝式轉換，應調正 GATED—CORE—CLK信號並配置為使源同步取樣緣的時序 適當。例如，在一項具體實施例中，產生GATED—CORE_CLK 信號，使得在每一外部匯流排時脈緣之後或與之一起有一 信號緣。否則，若有兩個連續匯流排時脈轉換而無 GATED—CORE—CLK信號，則會遺失一導入資料（未取樣）。 GATED—CORE—CLK信號的波形可以各方式進行修整，使之 與目標匯流排時脈進行適當工作。例如，閘控電路33 A可配 置為產生一更對稱的波（即在工作週期），其將更易與一外部 匯流排上一對稱的400 MHz相匹配。 在該項具體實施例中，閘控電路33 A包括一源同步緣產生 器（source synchronous edge generator ; SSEG)單元 71 及一遮 87753 -25- 1243979 罩產生器單元72。由於遮罩產生器單元72產生 GATED—CORE—CLK信號，所以遮罩產生器單元72的功能類 似於遮罩產生器41及AND閘極43與45(圖4)。在一項具體實 施例中，SSEG單元71接收CORE_CLK信號，並且回應產生 一滿足源同步匯流排的時序要求的SOURCE_SYNC_ CORE—CLK信號。然後遮罩產生器單元72使用 SOURCE_SYNC_CORE_CLK信號，使其在每一夕卜部匯非 時脈緣之後或與之一起具有一信號緣。該項具體實施例有 利於使處理器11(圖1)在「慢」核心時脈狀態31B(圖3)期間， 監視源同步匯流排。 時脈頻率控制單元的方法與裝置之具體實施例即說明如 上。在上述說明中，提出了眾多特定細節（閘控電路33、遮 罩產生器41的實施方案等），以便於全面理解本發明的具體 實施例。然而，熟悉技術人士將會明白，沒有其中一或多 項特定細節，或用其他方法、組件、材料等也可實施本發 明的具體實施例。在其他例子中，熟知的結構、材料或操 作方法沒有詳細顯示或說明，以避免混淆本發明說明。 整份說明書中所提及的「一項具體實施例」或「一具體 實施例」表示配合具體實施例所說明的特定功能、結構或 特徵至少包含於本發明一項具體實施例中。因此，說明書 各處出現的「在一項具體實施例中」或「在一具體實施例 中」詞令未必皆指同一具體實施例。另外，特定功能、結 構或特性可以適當方式組合在一或多項具體實施例中。 此外，本說明之具體實施例不僅可在一半導體晶片中實 -26- 1243979 施，而且也可在機器可讀取之媒體中實施。例如，以上所 述之設計可以儲存及/或嵌入在與一設計半導體元件所用 之設計工具有關之機器可讀取媒體中。其範例包括以 VHSIC 硬體說明語言（VHSIC Hardware Description Language ; VHDL)語言、Verilog語言或是SPICE語言格式化 之線路表（netlist)。一些線路表的實例包括：一行為階層之 線路表、一暫存器轉移階層（register transfer level ; RTL) 線路表、一閘極階層線路表及一電晶體階層線路表。機器 可讀取媒體也包括具有佈局資訊之媒體，如GDS-II檔案。 而且，用做半導體晶片設計之線路表檔案或其他機器可讀 取媒體，可用於一模擬環境，以執行以上所說明之方法。 因此，本發明之具體實施例可用作或支援由某種處理核 心（如一電腦的CPU)所執行的軟體程式，或可在一機器可讀 取媒體上或内實施或落實。一機器可讀取媒體包括任何以 機器（例如電腦）可讀取形式儲存或傳輸資訊的機制。例如， 一機器可讀媒體可包括諸如唯讀記憶體（read only memory ; ROM)、隨機存取記憶體（random access memory ; RAM)、 磁碟儲存媒體、光學儲存媒體及快閃記憶體元件等。此外， 一機器可讀媒體可包括傳播信號，諸如電、光學、聲學或 其他形式的傳播信號（如載波、紅外線信號、數位信號等）。 上述對本發明之具體實施例的說明，包括發明摘要中的 說明，並非詳盡無遺或侷限於精確揭示之内容。雖然本文 所述本發明之特定具體實施例及實例係為說明之目的，但 熟悉技術人士應明白，可進行各種等效的修改。 87753 -27- 1243979 p 相細說明，謂本發明之具體實㈣進行此等 _、人：列申清專利範圍中使用的條款不應視為將本發明 中'於况明書中所揭露的特定具體實施例及中請專利範圍 。而是’本發明之範魅完全由以下中請專利範圍決定， /、依據已確立的申請專利範園的解釋内容加以詮釋。 【圖式簡單說明】 上文已參考以下圖式說明了本發明的非限制性且非詳专 具體實施例，”各圖式中相似的參考數字表示相似的； 件’除非以其他方式指定。 圖1為一方塊圖，說明依據本發明一項具體實施例，具有 一時脈頻率控制單元的電腦系統。 圖2為一流程圖，說明依據本發明一項具體實施例，圖^ 之系統的操作流程。 圖3為一方塊圖，說明依據本發明一項具體實施例，圖1 之時脈頻率控制單元的實施方案。 圖4圖示說明依據本發明一項具體實施例，圖3之閘控電 路的實施方案。 圖5為時序圖，說明依據本發明一項具體實施例，圖4之 閘控電路的時序。 圖6示意說明依據本發明一項具體實施例，圖4之遮罩產 生器的實施方案。 圖7圖示說明依據本發明一項具體實施例，與一源同步匯 流排一起使用的圖3之閘控電路的實施方案。 【圖式代表符號說明】 87753 -28- 1243979 10 電腦系統 11 處理器 12 主記憶體 13 唯讀記憶體 14 核心時脈控制單元 15 匯流排 16 第一級或内部快取記憶體 17 第二級或外部快取記憶體 2卜 22 、 23 ' 25 區塊 31 有限狀態機 31A 「快」核心時脈狀態 31B 「慢」核心時脈狀態 32 鎖相迴路 33 閘控電路 34 線路 35 線路 37 輸出線路 41 遮罩產生器 43 AND閘極 45 A N D閘極 46 輸入引線 47 線路 87753 -29 - 線路 線路 多工器 平行負荷暫存器 比較器 > 單一位元暫存器 AND閘極 增量電路 比較器 線路 線路 線路 源同步緣產生器（SSEG)單元 遮罩產生器單元

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Claims (1)

1243979 哞: Ώ修崎.)止管根只！ Ζ _ .…J 第092125193號專利申請[襄......................................... 中文申請專利範圍替換本(94年6月） 拾、申請專利範園： 1. 一種用以在低負載期間降低時脈頻率之方法，其包括： 當一積體電路（1C)在一第一狀態運作時，對包含複數個 可程式化寬限期任一者到期之一第一組選定條件監視該 積體電路的運作，該積體電路具有複數個功能單元，當 該積體電路在該第一狀態運作時，該等複數個功能單元 接收一具有一第一頻率的時脈信號，該第一組選定條件 係指示該積體電路的一低負載期；及 當滿足該第一組選定條件時，使該積體電路在一第二狀 態運作，其中在該第二狀態，該時脈信號具有一小於該 第一頻率的第二頻率。 2. 如申請專利範圍第1項之方法，進一步包括： 當該積體電路在該第二狀態運作時，對一第二組選定條 件監視該積體電路的運作，該第二組選定條件係指示該 低負載期的終止；及 當滿足該第二組選定條件時，使該積體電路在該第一狀 態運作。 3(.如申請專利範圍第1項之方法，其中該積體電路包括一處 理器。 4.如申請專利範圍第2項之方法，其中該第一組選定條件包 括： 一由一二級快取記憶體判定的快取未中信號。 5.如申請專利範圍第4項之方法，其中選定複數個可程式化 寬限期之一者以允許在該積體電路在第二狀態運作之前 87753-940628.doc 1243979 6. 處埋—或多個待處理的儲存操作。 寬限:t = 之方法’其中選定複數個可程式化 作。 匕存執行在一或多個保留站中等待的操 7. =申請專利_第4項之方法，其中該第二組選 括一信號，並扣- /、知不孩二級快取記憶體準備就序進行一記 fe體交易。 口 8. !:請專利範圍第4項之方法，其中選定複數個可程式化 見期《一者以允許該處理器完成一算術運算。 •如申請專利範圍第8項之方法，其中該算術運算為—乘法 或—除法運算。 1〇·如申請專利範圍第2項之方法，其中該第二組選定條件包 括收到一窥察請求。 u·如申凊專利範圍第2項之方法，其中該第二組選定條件包 括判定一中斷信號。 12·如申請專利範園第2項之方法，其中該第二組選定條件包 括判定一重置信號。 Ϊ3.如申請專利範圍第2項之方法，其中該第二組敎條件包 括判定一停止時脈信號。 •種用以在低負載期間降低時脈頻率之裝置，其包括： 當一積體電路（IC)在—第—狀態運作時，用於監視該積 體電路的運作之構件，觀察其是否滿足—第―組選定條 件’該積體電路具有複數個功能單元，當該積體電路在 該第-狀態運作時，該等複數個功能單元接收一具有一 87753-940628.doc 1243979 弟一頻率的時脈信號’該第一组選定條件係指示該積體 電路的一低負載期； 3 當滿足孩第一組選定條件時，用於使該積體電路在一第 -狀態運作的構件，其中在該第二狀態，該時脈信號具 有—小於該第一頻率的第二頻率；及 /、 用以追蹤一可程式化寬限期的構件以觸發該第—與第 二狀態之間之轉換，其中寬限期之到期係包含於該第— 組選定條件之中。 15·如申請專利範圍第14瑁之奘罾， 年阅不i外衮置，其中薇積體電路包括_ 處理咨’該裝置係嵌入該處理器中。 16.如申請專利範圍第 币K衮置其中孩第一組選定條子 包括： " 級快取記憶體判定的快取未中信號 田 17·如申請專利範圍第16項之裝置，並 進—步包括： ，、中…組選定條件 一寬限期到期可允許處理—或多個待處理的儲存操作 18·如申請專利範圍第16項之裝 ‘進一步包括： …矛-組選定條件 一寬限期到期可允許執行在—或多個保留 該等操作。 寺待的 19 ·如申請專利範圍第丨6項之裝置， 進-步包括： ，、中…組選定條科 一寬限期到期可允許該處理器完成一算術運算。 20·如申請專利範圍第16項之裝置， 運步包括一或多個用 87753-940628.doc 1243979 於界定一或多個寬限期的計數器。 2 1.如申請專利範圍第20項之裝置，其中該等一或多個計數 器之至少之一可程式化。 22. —種用以在低負載期間降低時脈頻率之電路，其包括： 一有限狀態機（FSM)，其具有一第一狀態與一第二狀態 ，當一積體電路（1C)中滿足一第一組選定條件時，該FSM 用以在該第二狀態中操作；當該積體電路中滿足一第二 組選定條件時，該FSM用以在該第一狀態中操作；該第一 組選定條件指示該積體電路的一低負載期； 一時脈信號產生器，用於產生一具有一第一頻率的第一 時脈信號； 一閘控電路，其耦合至該FSM與該時脈信號產生器，當 該FSM處於該第一狀態時，該閘控電路用以輸出一具有該 第一頻率的第二時脈信號，及當該FSM處於該第二狀態時 ，該閘控電路用以輸出具有一小於該第一頻率的第二頻 率之該第二時脈信號；及 一可程式化計數器，其耦合至該FSM以追蹤一寬限期而 ^ 觸發該第一與第二狀態之間之轉移，其中該寬限期之到 期係包含於第一組或第二組選定條件之一者中。 23. 如申請專利範圍第22項之電路，其中該時脈信號產生器 包括一鎖相迴路（PLL)。 24. 如申請專利範圍第22項之電路，其中該積體電路包括一 處理器，該電路係嵌入該處理器中。 25. 如申請專利範圍第22項之電路，其中該閘控電路包括： 87753-940628.doc -4- 1243979 一遮罩產生器，其耦合至該FSM及該時脈信號產生器， 以產生一遮罩該第一時脈信號之選定時脈週期所用的遮 罩信號； 一邏輯電路，其耦合至該遮罩產生器及該時脈信號產生 器，以輸出作為該遮罩信號及該第一時脈信號之函數的 該第二時脈信號。 26. 如申請專利範圍第25項之電路，其中該邏輯電路包括： 一第一邏輯閘極，其耦合至該遮罩產生器及該時脈信號 產生器；及 一第二邏輯閘極，其耦合至該第一邏輯閘極，並用以接 收一停用信號，該停用信號使該第二邏輯閘極輸出該第 二時脈信號，其具有的一預先選定的邏輯位準與該第一 時脈信號之邏輯位準無關。 27. 如申請專利範圍第25項之電路，其中該閘控電路包括： 一多工器，其具有··一輸出琿，第一、第二與第三輸入 埠，及第一與第二控制引線；其中該多工器的該等第一 與第三輸入埠係耦合分別用以接收第一與第二參考信號 ，且該多工器的該第一控制引線係耦合用以接收一重置 信號； 一第一比較器，其具有一輸出引線及第一與第二輸入埠 ，該第一比較器的該輸出引線及該第一輸入埠係分別耦 合至該多工器的該第二控制引線，及用以接收一第三參 考信號； 一第一暫存器，其具有一輸入埠、一輸出埠及一時脈端 87753-940628.doc 1243979 匕扣〜私咖…. 於TW，_ιΒ—«η··——^_一 . _ ! 9泰 B, 28 !年Ά wfuCk替換^ L·————— ____ j ^邊第暫存器的該輸入埠與時脈端子係分別耦合至 孩：：器的該輸出埠及該時脈信號產生器； :、第一比車乂為，其具有一輸出引線及第-與第二輸入埠 〆Μ第一比較裔的該等第一與第二輸入埠係分別耦合用 、矣收第四參考信號，及·禺合至該第-暫存器的該輸 出埠； 、、増1電路’其具有一輸入埠及一輸出埠，該增量電路 =邊‘入埠係#合至該第_暫存器的該輸出彳，該增量 :路的孩輸出埠係_合至該多工器的該第二輸入璋及該 第—比較器的該第二輸入埠；及 第一暫存器，其具有一反相時脈端子、一輸入引線及 軺出引線，孩第二暫存器的該反相時脈端子及該輸入 引、、泉係分別耦合至該時脈信號產生器、該第二比較器的 該輸出引線。 28. 29. 噙申Μ專利範圍第24項之電路，其中該處理器係耦合至 一源同步匯流排。 一種用以在低負載期間降低時脈頻率之系統，其包括： 一處理為，其具有一時脈頻率控制單元（CFC)及複數個 其他功此單元，當該CFC分別處於第一與第二狀態時，該 CFC用以向該等複數個其他功能單元提供第一與第二脈 信號，該第一時脈信號具有一第一頻率，在該第一狀態 期間，該第二時脈信號選擇性具有該第一頻率，及在該 第二狀態期間，該第二時脈信號具有一小於該第一頻率 的第一頻率，該第二狀態對應於該處理器運作期間中的 87753-940628.doc -6- 1243979 一低負載期；其中該CFC單元包含一可程式化計數器以追 蹤一寬限期而觸發該第一與第二狀態之間之轉移； 一主記憶體； 一唯讀記憶體（ROM);及 一匯流排，用以在該處理器、該主記憶體及該ROM之 間轉換資訊，該匯流排將在一匯流排頻率運作。 30·如申請專利範圍第29項之系統，其中該第二頻率等於該 匯流排頻率。 31. 如申請專利範圍第29項之系統，其中該CFC單元包括： 一有限狀態機（FSM)，其具有該等第一與第二狀態，在 該處理器的操作期間，當滿足一第一組選定條件時，該 FSM用以在該第二狀態操作；在該處理器的操作期間，當 滿足一第二組選定條件時，該FSM用以在該第一狀態操作 ;該第一組選定條件指示該低負載期；其中被該可程式 化計數器追蹤的寬限期之到期係包含於該第一組或第二 組選定條件之一者中； 一時脈信號產生器，用以產生該第一時脈信號；及 ( 一閘控電路，其耦合至該FSM與該時脈信號產生器，當 該FSM處於該第一狀態時，該閘控電路用於輸出具有該第 一頻率的該第二時脈信號；及當該FSM處於該第二狀態時 ，該閘控電路用於輸出該第二時脈信號，該第二時脈信 號具有的一第二頻率小於該第一頻率。 32. 如申請專利範圍第3 1項之系統，其中該閘控電路包括： 一遮罩產生器，其耦合至該FSM及該時脈信號產生器， 以產生一遮罩該第一時脈信號之選定時脈週期所用的遮 87753-940628.doc 1243979

罩信號； 一邏輯電路，其耦合至該遮罩產生器及該時脈信號產生 器，以輸出作為該遮罩信號及該第一時脈信號之函數的 該第二時脈信號。 3 3.如申請專利範圍第31項之系統，其中該匯流排係一源同 步匯流排。 34. —種用以在低負載期間降低時脈頻率之電路，其包括： 一有限狀態機（FSM)，其具有一第一狀態與一第二狀態 ，當一積體電路（1C)中滿足一第一組選定條件時，該FSM 用以在該第二狀態中操作；當該積體電路中滿足一第二 組選定條件時，該FSM用以在該第一狀態中操作；該第一 組選定條件指示該積體電路的一低負載期； 一時脈信號產生器，用於產生一具有一第一頻率的第一 時脈信號； 一閘控電路，其耦合至該FSM與該時脈信號產生器，當 該FSM處於該第一狀態時，該閘控電路用以輸出一具有該 第一頻率的第二時脈信號，及當該FSM處於該第二狀態時 ，該閘控電路用以輸出具有一小於該第一頻率的第二頻 率之該第二時脈信號；該閘控電路包括： 一多工器，其具有：一輸出埠，第一、第二與第三輸入 埠，及第一與第二控制引線；其中該多工器的該等第一 與第三輸入埠係耦合分別用以接收第一與第二參考信號 ，且該多工器的該第一控制引線係耦合用以接收一重置 信號； 87753-940628.doc 1243979

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^ 一部出引線久六不二輸入埠 ’該第-比較器的該輸出引線及該第一輸入埠係分別槁 合至該多工器的該第二控制引線，及用以接收 考信號； n $存态，其具有一輸入埠、一 1 ^ ' ……干夂呷脈端 子，^ 枭存為的茲輸入埠與時脈端子係分別耦合至 該多工器的該輸出埠及該時脈信號產生器； 輸出引線及第一與第二輸入璋 一與第二輸入埠係分別耦合用 及李馬合至該第一暫存器的該輸 一第二比較器，其具有一 ，該第一比較器的該等第 以接收一第四參考信號， 出埠； -增ΐ電路’其具有_輸人埠及—輸出璋，該增量電路 的該輸^埠係_合至該第_暫存器的該輸出埠，該增量 電路的该輸出埠係耦合至該多工器的該第二輸入埠及該 第一比較器的該第二輸入埠；及 一第一苇存态，其具有一反相時脈端子、一輸入引線及 幸刖丨泉忒第一暫存器的該反相時脈端子及該輸入 引、、泉係刀別耦合至該時脈信號產生器、該第二比較器的 該輸出引線。 87753-940628.doc