TWI240403B - Electrostatic discharge protection circuit - Google Patents

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1240403 玖、發明說明： 【發明所屬之技術領域】 本發明係相關於一種靜電放電保護電路，尤指一種包含 PS(Positive to VSS) 、 NS(Negative to VSS) 、 PD(Positive to VDD)、ND(Negative to VDD)及 DS(VDD to VSS)等五種測試模式之 靜電放電保護電路。 【先前技術】 近年來，積體電路製程技術之改進，使得如互補式金氧半場效 (CMOS)電晶體等所構成之積體電路（integrated circuit，1C)之 尺寸可從次微米（submicron)進一步地被縮小至深次微米 (deep-submicro)，以降低製造成本及增進運算效能。然而，積體 電路對於靜電放電（electrostatic discharge, ESD)之防護能力 會隨著尺寸之縮小而減弱。舉例來說，當一輸出緩衝級（output buffer)元件之通道寬度（channei width)被設定為300微米，2 微米傳統積體電路製程所製造之NM0S元件可承受高達3, 000伏特 之靜電電壓’然而1微米LDD(lightly-doped drain)製程所製造 之積體電路卻僅能承受2, 〇〇〇伏特之靜電電壓。此外，由於積體 電路所處之環境中之靜電並不會因積體電路之尺寸縮小而有任何 的改變’因此，相較於大尺寸積體電路，小尺寸（先進製程）積體 電路更易受到靜電放電之影響而損壞，因此，用來保護積體電路 免受靜電放電損害之靜電放電保護電路（ESD pr〇tecti〇n circuit) 也就隨著積體電路製程之進步而變得更加重要了。 一般而言’靜電放電大略可分為人體放電模式（human_b〇dy model，HBM)、機器放電模式（machine model, MM)、元件充電模 1240403 式（charged-device model, CDM)、及電場感應模式 (field-induced model，FIM)等四種模式。以人體放電模式為例， 人體會因走動而產生靜電，當累積了一定數量靜電之人體接觸到 積體電路時，人體上所累積之靜電便會經由積體電路之接腳（pin) 流入積體電路内，再經由積體電路之放電而流至接地點 (ground)。上述之靜電放電過程可於一短時間（數百毫微秒， nano-second)内產生足以燒毁積體電路之數安培瞬間放電電流。 έ月參閱圖一，圖一為習知一人體放電模式10及用來保護-積 體電路晶片16免受人體生之靜電放錢#之靜電放電保護電 路=之等效電路圖。靜電放電保護電路15包含一等效電阻17及 2效電容m等效電容19係假設具有心之電容值）。人體因 而產生之靜電會g積至—等效電容（F)i2 =電=1 人？(等效上’―開關18由指向端點A轉而指向 流至接地點’而不會直接流至積體電路等二；二路 晶片16免受因靜電放電所形成之靜電放電糕之毀損°。、 一般而言，測試積體電路對於静 PD、ND及DS等五種測試模心U玫電之承受能力計有PS、NS、 模式測試圖-中所顯示之積體閱圖二’圖二為習知ps測試 B曰 片MVSS接腳24係接地，積7=曰16之示意圖。積體電路 二中所顯示之接腳22，係連接至—、晶^片16之待測接腳，如圖 曰曰 片16中包含Vdd接腳26之1餘技^正測試電壓20，而積體電路 ，、馀接腳係皆浮接著。 在PS測試模式中’正測試電壓 測接腳22數次（通常為三次），以 ^加（zap)一預定正電壓至待 試電壓20(靜電放電）所施加之箱^忒待測接腳22是否已因正測 疋正電壓而損毀。若待測接腳22 1240403 仍完好如初，則正測試電壓20調昇該預定正電壓，並再次地施加 該調昇過之預定正電壓於待測接腳22三次。如此反覆進行，直到 待測接腳22因正測試電壓20所施加之預定正電壓而毁損為止， 此時之預定正電壓為一靜電放電毀損臨界電壓（ESD fai lure threshold)。而判斷積體電路晶片16之待測接腳22是否已因靜 電放電而毁損計有絕對漏電流法、相對I-V漂移法、及功能觀測 法等三種方法。 前已述及，測試積體電路對於靜電放電之承受能力計有PS、NS、 PD、ND及DS等五種測試模式，而圖二僅顯示在PS測試模式下， 待測接腳22之靜電放電毁損臨界電壓（亦即靜電放電承受能力）。 然而，相同的待測接腳22在不同的測試模式下，會有不同的靜電 放電毀損臨界電壓。此外，於同一測試模式下，積體電路晶片16 中所包含之任二接腳之靜電放電毁損臨界電壓也不盡相同。由於 積體電路晶片16中任一接腳之毀損皆可造成積體電路晶片16之 功能喪失，因此，在所有測試模式下，積體電路晶片16中所有接 腳之靜電放電毁損臨界電壓中之最小者才別具意義，該最小靜電 放電毀損臨界電壓也才是積體電路晶片16之靜電放電毁損臨界電 壓。 由於不確定積體電路晶片16於何種測試模式下，各接腳之靜電 放電毀損臨界電壓才是該最小靜電放電毀損臨界電壓5因此5用 以保護積體電路晶片16免受超過該最小靜電放電毁損臨界電壓損 害之靜電放電保護電路30必需能為積體電路晶片16之所有接腳 防護上述五種不同測試模式下之靜電放電。請參閱圖三，圖三為 圖二所顯示之積體電路晶片16之示意圖。前已述之，積體電路晶 片16中每一接腳皆必需包含五種靜電放電保護模式，以可同時作 為一輸入襯墊（pad)22及一輸出襯墊28為例，積體電路晶片16 包含一連接於接腳22之内部電路30、及五組分別於PS、NS、PD、 8 1240403 ND及DS測試模式中用來保護内部電路3 0之靜電放電保護電路 32、34、36、38及40。靜電放電保護電路32至40僅作用於靜電 放電發生於積體電路晶片16時，換言之，當積體電路晶片16未 遭遇任何靜電放電而正常運作時，靜電放電保電電路32至40係 不動作的。 積體電路晶片16遇有靜電放電時之運作過程略述如下：以ND 測試模式為例，電流會先從一 Vdd接腳26流向ESD保護電路36再 流向ESD保護電路26再沿著vss接腳24流向ESD保護電路34以 及輸入襯墊22最後再到負測試電壓42。如此一來，積體電路晶片 16便可免受負測試電壓42之損害。 在CMOS積體電路中，可做為靜電放電保護電路之元件不外乎電 阻（Diffusion or poly resistor)、二極體（p-n junction)、金 氧半（MOS)元件、厚氧化層元件（field-oxide device)、寄生的雙 載子元件（Bipolar junction transistor)、以及寄生的石夕控整流 器元件（SCR device，p-n-p-n structure)，這些元件各有不同的 特性及耐靜電放電能力。 舉例來說，由於二極體於順向偏壓時之工作電壓（約〇. 8至1. 2 伏特）係遠小於逆向偏壓時之工作電壓（約—丨3至—丨5伏特），換言 之’當相同大小之靜電放電電流經一二極體時，該二極體在順向 偏壓時所產生之熱量會遠小於在逆向偏壓時所產生之熱量，因 此在具有相同尺寸之前提下，運作於順向偏壓時之二極體所能 承文之靜電放電電壓值會遠高於運作於逆向偏壓時之二極體所能 承文之靜電放電電壓值，而作為靜電放電保護電路之二極體通常 係僅作用於順向偏壓。但也正由於一靜電放電保護電路中之二極 體通常僅作用於順向偏壓，所以，該靜電放電保護電路尚需額外 地附加如電阻等之其它元件。反之，由於SCR元件無論在順向偏 1240403 2或在逆向偏壓時之工作電壓皆約為i伏特，所以 =護電路之SCR元件僅需較小之面積便能承受較c 二f。在相同製程下，SCR S件於單位面積上之耐靜電電壓I放 將可商於其餘元件於單位面積上之耐靜電電壓能力。Μ能力 ^述7〇件可破用來組合成各種不同的靜電放電保 =四及圖五，圖四及圖五為兩種 元件構;， 2路W之電路圖，靜電放電保護電路5Q及呆 士腳22及内部電路3〇之間，用以保護内部電路3 靜妾 電之損害。圖四中所顯示之靜電放電保護電路50係包含電f 及兩個二極體54芬η t 电P且52 4及56，而圖五中所顯示之靜電放電保護電敗μ 貝園！係包含兩個電阻62及64、一⑽元件66及一氧化層元件60。 •五所顯7F之靜電放電保護電路5Q之耐靜電放電之能力 四所顯示之靜電放電保護電路40之耐靜電放電之能力。於圖 如則所述’了靜電放電保護電路會因其内所包含之元件之不同 而有不同之耐靜電放電能力，然而，各個不同元件之改進亦可間 接地增進4元件所在之靜電放電保護電路之耐靜電放電能力。以 CMOS 7L件為例，改進CM〇s元件之耐靜電放電能力可從製程、元件 本身及電路設計三階段著手。 就製程階段而言，不論是在CM〇s製程中加入LDD結構、在M0S 兀件之擴散層（diffusion)上使用Silicided diffusion、使用 Polycide以降低M0S元件之閘極上之雜散串聯電阻、抑或是於製 程中同時作Si 1 icided dif fusion及Polycide製程，雖然皆可大 幅地增加M0S之内部電路之運算速度及集積度，但由這些先進製 程所製造出來之CMOS晶片卻更容易被靜電放電所毁損，亦即，該 CMOS晶片之耐靜電放電能力非常差。而防靜電放電佈植製程 (ESD-implant process)及金屬矽化物擴散層分隔製程 1240403 (silicided-diffusion blocking process)便為兩種用以改進上 述缺點之製程階段改進方法。防靜電放電佈植製程係於同一 CMOS 製程中，在汲極端多一道離子佈值程序以覆蓋原有之LDD區域， 而使汲極區之電流分佈更加平均，增進ESD承受力。金屬矽化物 擴散層分隔製程可有效地控制M0S元件之汲極與閘極間之壓艙電 阻（Ballasting Resistor)，並進而提昇M0S元件之運算速度。 就元件本身階段而言，以SCR元件為例，較為著名的有低電壓 觸發矽控整流器（low-voltage triggering SCR，LVTSCR)。LVTSCR 係包含 P+diffusion、N-wel 1、P-substrate 及 N+diffusion 等四 層結構。由於具有相當高的接面崩潰電壓（junction breakdown threshold，約30至50伏特），所以，LVTSCR必需額外地附加一 箝制電路（cl amp circuit)。當因靜電放電之作用而導通時，LVTSCR 所產生之低箝制電壓（clamping voltage)會將靜電放電電壓箝制 於一低電壓位準，以保護其所欲保護之内部電路。 就電路設計階段而言，較著名的有應用於丽0S之閘極麵合 (gate-coupled)閘極接地（gate-grounded)基極驅動 (substrate-triggered)技術。由於大尺寸元件大都會被佈局成手 指狀（finger type)，然而這些並聯在一起之手指不一定會同時導 通以疏通靜電放電電流，這也就是為何元件之耐靜電放電能力不 見得會隨著元件尺寸之增加而同步放大的緣故，因此，基極驅動 技術便利用了基極電壓的控制（capacitance coupling effect)， 均勻地導通每一手指，以增加大尺寸元件之耐靜電放電能力。而 閘極接地技術係將一 M0S之汲極及閘極分別連接至一接腳及接地 點，並藉由導通該M0S内部之寄生雙載子電晶體（BJT)，以宣茂靜 電放電電流；而閘極偶合則採用電容耦合方式控制閘極電位，以 幫助寄生BJT之導通。前已述及，由於有五種測試積體電路對於 靜電放電之承受能力之測試模式，而一顆M0S至多僅能完成兩種 1240403 =試模式，所以，習知靜電放電保護電路至少需要三顆M〇s方能 元成。 一般而言，習知靜電放電保護電路有下列缺點： I靜電放電保護電路對其内部電路造成負載效應，影響整體效 能； a %靜電放電保護電路本身漏電流過大，增加功率耗損· 3·靜電放電保護電路的驅動電壓過高，無法及時地宣茂靜電放 電電流，而達到防護作用； 4·靜電放電保濩電路本身所能承受之靜電放電電壓不足，降低 靜電放電保護電路保護内部電路之能力； 5·靜電放電電流無法均勻地流過靜電放電保護電路，以致於， 縱使增大靜電放電保護電路之面積，亦無法保證能相應地提 高靜電放電之防護效能； ~ 6·為達到全面性的靜電放電防護目的，靜電放電保護電路至少 需要三個靜電放電保護元件，導致面積增加； 7·靜電放電保護電路有時會使用額外的製程來完成，例如像是 ESD implant，增加成本支出；以及 8·目前市面上之靜電放電保護電路並不適用於寬頻射頻電路。 【發明内容】 、因此本發明之主要目的在於提供一種靜電放電保護電路，以解 決習知技術的問題。 “根據本發明之申請專利範圍，本發明係揭露一種包含五種測試 权式之靜電放電保護電路，其包含—半導體基底、三設置於該半 導，基底上之第_、第二及第三p型井，該第—p型井上設置有 一第一 P滲雜區及一第一 N+滲雜區，該第一广滲雜區及該第一 N+ 12 1240403 滲雜區係接地，該第二p型井上設置有一第二p+滲雜區及一第二 ^ f雜區，该第二P+滲雜區及該第二N +滲雜區係連接於輸入電壓， j第二+P型井上設置有一第三N+滲雜區、一第三P+滲雜區、及一 第四N滲雜區，該第三N+滲雜區、該第三p+滲雜區及第四N+滲雜 區係用來輸出入信號。 在本發明之較佳實施例中，該半導體基底係為一 N型半導體基 底，而該複數個滲雜區上沉積有矽化物。 由於本發明之靜電放電保護電路可獨立完成所有測試模式，因 此不需額外的箝制電路。此外，沉積於該複數個滲雜區上之矽化 物可強化該靜電放電保護電路之耐靜電放電能力。 【實施方式】 請參閱圖六，圖六為本發明之較佳實施例中一靜電放電保護電 路100之剖面圖。靜電放電保護電路100包含一 N型半導體基底 (N-substrate)l〇2、一第一 p 型井（p—weiDiw、一第二 p 型井 1〇6、及一第三？型井1〇8，第一1)型井1〇4、第二1)型井1〇6及 第三P型井108皆係設置於半導體基底102上。第一 P型井104 上設置有一第一 P+滲雜區（p+ region)110及一第一 N+滲雜區（N+ region) 112，皆係用來電連接於一積體電路晶片之接地接腳（GND pad)GND，第二p型井1〇6上設置有一第二P+滲雜區ι14及一第二 N+滲雜區116，皆用來電連接於該積體電路晶片之電源接腳（VDD pad)VDD，而第三p型井1〇8上設置有一第三N+滲雜區ι18、一第 三P+滲雜區120、及一第四N+滲雜區122，皆用來電連接於該積體 電路晶片之輸入/輸出接腳（I/O pad)I/〇。 等效上，靜電放電保護電路1〇〇之左半邊的N-p—N-P-N五層， 13 !24〇4〇3 亦即第一 N+滲雜區112〜第一 p型井104-N型半導體基底1〇2—第三 P型井108-第三N+滲雜區ι18，可視為三個串接之雙載子電晶體 BpB2及B3、或可視為兩個矽控整流器元件SCRi(雙載子電晶體—匕） 及SCR2(雙載子電晶體BeB3)。因此，靜電放電保護電路1〇〇之運 作機制係類似於習知矽控整流器元件之運作機制。 靜電放電保護電路100之運作過程說明如下：當有正向於地之 靜電電壓（PS測試模式）產生並達到一預定反向電壓時，N型半導 體基底102與第一 P型井1〇4間之接面會因而崩潰，如此一來， 對應於該靜電放電之靜電放電電流便可經由第一 p型井1〇4内之 第一 P+滲雜區11〇流至該積體電路晶片之接地接腳GND，以保護該 内部電路免受該靜電放電電流之損害，換言之，相當於矽控整流 器元件SCRi在運作；相對地，當有負向於地之靜電電壓產生（ns 測試模式）並達到該預定反向電壓時，N型半導體基底1〇2與第三 P型井108間之接面會因而崩潰，如此一來，對應於該靜電^電之 靜電放電電流便可經由第三P型井108内之第三p+滲雜區12〇流 至該積體電路晶片之輸入/輸出接腳I/O，換言之，相當於矽控整 流器το件SCR2在運作。同理，靜電放電保護電路1〇〇之右半邊結 構-第二N+滲雜區116-第二P型井l〇6-N型半導體基底1〇2—第三; 型井108-第四N+滲雜區122-可宣洩正向於VDD(PD測試模式）及負 向於VDD(ND測試模式）之靜電放電電流，茲不贅。相較於習知雙 SCR靜電放電保護電路需額外包含該箝制電路，以完成兕測試= 式，本發明之靜電保護電路1〇〇中之第一 p型井1〇4、N型半導體 基底102及第二P型井1〇6形成另一寄生雙載子電晶體β7，可用 來宣洩由VDD流至GND之靜電放電電流（DS測試模式）。 為了更有效地控制靜電放電保護電路1〇〇之驅動電壓^，靜電 放電保護電路100之N型半導體基底1〇2中位於第一 p型井1〇4 與第三P型井108間、及第三P型井108與第二p型井1〇6間亦 14 1240403 如習知技術般注入了一層M0S製程中常用之Vt Imp 1 ant，如此一 來’於第一 P型井l〇4之第一 N+滲雜區Π2與第三p型井i〇8之 第三N+滲雜區118(第三P型井1〇8之第四N+滲雜區122與第二P 型井106之第二N+滲雜區116亦同）間所形成之假M0S(pseudo M0S) 結構會因其内之耗合電容（C0UpHng capacit〇r)而略為導通，不 僅如此’靜電放電之高電壓會降低第三p型井1〇8中第三N+滲雜 區118(及第四N+滲雜區122)之能障（barrier)，以進一步導通該 假M0S結構，略為導通之假m〇s結構有助於降低靜電放電保護電 路100之驅動電壓yT。 圖六所示之靜電放電保護電路100為一般的半導體製程所製 成’當然’本發明之靜電放電保護電路也可適用於較先進之半導 體製程。請參閱圖七，圖七為本發明之第二實施例中一具有三重 井結構（triple well)之靜電放電保護電路200之剖面圖。一 p型 半導體基底202與一深N型井（deep N-wel 1)252間之反向偏壓， 可降低靜電放電保護電路2〇〇内潛在之漏電流。此外，分別位於 第一 P型井104之第一 P+滲雜區11〇及第二p型井1〇6之第二p+ 渗雜區114旁之第一及第二淺溝隔離層（shall〇w trench isolation，ST I) 254及256可限制靜電放電保護電路200内游離 電子行進的路徑，以降低該游離電子洩漏至第一及第二p型井1〇4 及106外之可能性。靜電放電保護電路2〇〇之運作過程係類似於 圖六中所顯示之靜電放電保護電路1〇〇之運作過程，茲不贅。 如圖一所示，等效上，習知靜電放電保護電路15可簡化為等效 電阻17及等效電容19。為了能快速地宣洩因靜電放電所引致之靜 電放電電流，一般而言，電路15中之等效電容19必需至少具有 300fF之電容值。具有如此高電容值之等效電容19不僅會使得電 路15之面積增加，更糟的是，具有高電容值之等效電容丨9所形 成之負載效應（load effect)會降低靜電放電保護電路15所欲保 15 1240403 j之電路（如圖一中之積體電路晶片16及圖八中之負載R_d)的效 月匕。而士發明之靜電放電保護電路可選擇性地運用微波中之分散 式放大态（distributed amplifier)之概念，以解決上述之問題。 明參閱圖八’圖八為本發明之第三實施例中一靜電放電保護電 ，300 =等效電路圖，靜電放電保護電路3〇〇係利用分散式放大 為，概念=形成。與圖—中所示之靜電放電保護電路15僅包含單 一等效電容19及單一等效電阻π不同的是，靜電放電保護電路 i00係包含，數級（圖八中係顯示四個）相互亊接之靜電放電保護 單元302母保濩單元加2皆包含一共平面波導（c〇pianar wave guide’ CPW)304(或一傳輸線（transmissi〇n 1 ine)304)及一 等效電容306，其中共平面波導（及傳輸線）304係利用半導體製程 中之金屬層所製成，以作為每一保護單元3〇2之導引裝置（guiding structure) ’而每一保護單元3〇2内之等效電容3〇6係假設皆具 有0· 25Cesd之電容值。 一由於本發^之靜電放電保護電路3〇()中所有等效電容如6所共 同具有之電谷值（並聯電容之電容值等於個別電容之電容值和）等 效上係等於習知靜電放電保護電路15中之等效電容19所具有之 電容值’所^ ’靜電放電保護電路_之面積及宣祕電放電電 流之能力係等同於靜電玫電保護電路15之面積及錢靜電放電電 流之能力。然而，由於對於該射頻電路而言，靜電放電保護電路 300之電容值（圖八中虛線所示之保護單元302之電容值）僅及靜 電放電保4電路15之電容值之四分之―，所以，靜電放電保護電 路對於該射頻Μ所造紅”效應勒讀f放電保護電 路15對於該射頻電路所造成之負載效應。換言之，在相同的負載 效應下’靜電放電保護電路_之面積不僅可遠小於靜電放電保 遵電路15 ^面^*」並且，靜電放電保護電路綱纟泡靜電放電電 流之能力亦胃—於靜電放電保護電路15宣㈣電放電電流之能 16 1240403 力。 靜電放電保護電路300中利用半導體製程中之金屬層所製成之 共平面波導304等效上可視為一電感304，在電感補償效應 (inductance compensation effect)之作用下，可做寬頻的 5〇 歐 姆阻抗匹配，其等效電容306可做寬頻之ESD保護。 除了具有上述的優點外’利用分散式放大器之概念所形成之靜 電放電保護電路300另可藉由改變其内所包含之保護單元302之 數量而匹配於各種具有不同頻寬的射頻電路，例如像是窄頻 (narrow band)射頻電路、寬頻（broad band)射頻電路、乃至於超 寬頻（ultra-broad band)射頻電路。由於運用分散式放大器之概 念所形成之靜電放電保護電路之臨界頻率（corner fre(Juency)0c 與該護電路中所包含之保護單元之數量η有關，亦即 叫= ，因此，本發明之靜電放電保護電路可隨著其所欲 保護之射°頻電路之頻寬之不同而改變其内所包含之保護單元之數 量。舉例來說，若本發明之靜電放電保護電路所欲保護之射頻電 路為一窄頻射頻電路，則該靜電放電保護電路可僅包含一個保護 單元。一般而言，包含四個相互串接（四級）之保護單元的靜電放 電保護電路便足以保護頻寬為10GHz之射頻電路了。 由於一積體電路晶片所有接腳之概塾（pad)為了降低電容之緣 故皆係呈八角形，所以，本發明之靜電放電保護電路於佈局上亦 係呈現八角形，以儘可能地佈局於該積體電路晶片中相對應接腳 襯墊之下方，並節省該積體電路晶片之面積。請參閱圖九，圖九 為圖六所顯示之靜電放電保護電路100(圖八所顯示之靜電放電保 護電路300中任一保護單元中之Cesd306)之佈局圖。第一及第二p 塑井104及106分別置於上、下兩方，而第三p型井則置於 中央處。在本發明之較佳實施例中，為了避免任_ p型井與其内 17 1240403 之N+滲雜區間之接面因該P型井内之P+滲雜區及N+滲雜區同時接 收到靜電放電電流所引致之反向偏壓而崩潰，靜電放電保護電路 100中之四個N+滲雜區，亦即第一、第二、第三及第四N+滲雜區 112、116、118及122，皆較第一、第二及第三P+滲雜區110、114 及120之佈局面積為小。 除了可節省該積體電路晶片之面積外，由於在一四角形佈局之 角落處所產生之寄生電容大於在一八角形佈局之角落處所產生之 寄生電容，因此，呈八角形之靜電放電保護電路100相較於習知 呈四角形佈局之靜電放電保護電路可減少約17%之電容量，同時 較為圓滑的轉角亦可降低不必要的微波效應。 圖九所顯示之靜電放電保護電路100係針對窄頻射頻電路而設 的，也就是說，靜電放電保護電路300僅需包含單一靜電放電保 護單元302便足以應付該窄頻射頻電路對於頻寬之要求。相對地， 若係應用於寬頻射頻電路、乃至於超寬頻射頻電路的話，靜電放 電保護電路300便需包含兩個或兩個以上相互串接之保護單元 302。請參閱圖十及圖十一，圖十及圖十一為本發明之第四及第五 實施例中應用於寬頻射頻電路之二級（包含兩個串接之保護單元 302)靜電放電保護電路400及四級（包含四個串接之保護單元302) 靜電放電保護電路500之佈局圖。電路400包含一連接至一積體 電路晶片的接腳之第一級保護單元402、及一連接至一内部電路 (該寬頻射頻電路）之第二級保護單元404。電路500包含一連接至 一積體電路晶片的接腳之第一級保護單元502、一連接至一内部電 路之第四級保護單元508、及兩個分別連接於第一級及第四級保護 單元502及508之第二級及第三級保護單元504及506。 圖十一所顯示之靜電放電保護電路500中所包含之四級保護單 元502、504、506及508係呈门字型排列，當然，該等四級保護 18 1240403 早元 502、504 該積體電路晶片之邊界佈局成二佈局成一直線，舉例來說，延著 片中之每一接腳皆需配置—相f線。然而，由於一積體電路晶 接腳間之距離有限，因此，為、W之靜電放電保護電路，並且兩 限的邊長，在本發明之第五實Y不占據過多該積體電路晶片之有 504、506及508較建議採取如^彳中，該等四級保護單元502、 除此之外，靜電放電保護電二 中所顯不之门字型佈局形態。 中）。 可包含三級保護單元（未顯示於圖 在本發明之靜電放電保護電路 會產生-預定之延遲，因此，直接 /傳輪線所作成之電感 ^靜電電路保護單元，例如像是圖十_中^|體電路晶片 的接‘ 需佈局成具有較大的面積，以儘可能地防級保護單元502, 之知毀。料’為了能承受該内部電路所H電放電保護電路5〇〇 於上述的理由，直接接觸於該内部電路 期傳來的突波，基 如圖十一中之第四級保護單元5〇8，亦電電路保護單元，例 如圖十一所不，第一級及第四級保護單元^ 、具有較大的面積。 示 「大」字）具有較第二級及第三級保護 ^ 5〇8(均額外標示 「中」字）為大的佈局面積。 及506(均額外標 請參閱圖十二，圖十二為本發明之第六實施 射頻電路之五級靜電放電保護電路6〇〇之佈局圖。中應用於超寬頻 所顯示之靜電放電保護電路500中之第一級保二三不同於圖十一 藉由單一第四級保護單元508電連接至單—内部;=5⑽係僅可 保護電路600中之第一級保護單元602可藉由^ ，靜電放電 元604、606及608分別連接至三個不同的内部電路。I級保護單 護電路600所適用之接腳係位於一積體電路晶片電放電保 门心角落0 請參閱圖圖十三，圖十三為本發明之第七實施例中應用於超* 19 1240403 頻射頻電路之雙路徑靜電放電保護電路700之佈局圖。圖十一所 顯示之靜電放電保護電路500中之第一級保護單元5〇2係僅可經 由第二級及第三級保護單元504及506所形成之單一路徑到達第 四級保護單元508，反之，靜電放電保護電路700中之第一級保護 單元702分別可經由一第二級7〇4、一第三級706及一第四級保護 單元708與一第二級、一第三級712及第四級保護單元708 所形成之雙路徑到達一第五級保護單元714。靜電放電保護電路 700所適用之接腳係位於一積體電路晶片邊界。 除了基於電感延遲及預防突波等因素而必需採用之具有較大佈 局面積之保護單元外，例如像是保護單元602、604、606、608、 702及714，靜電放電保護電路6〇〇及7〇〇可依據其所位於一積體 電路晶片内之位置而適應性地改變其餘保護單元之佈局面積，例 如保護單元612及708則具有中等面積，而保護單元610及7〇6 具有較小面積。 請參閱圖十四及圖十五’並請同時參閱圖六及圖九，圖十四及 圖十五為本發明之較佳實施例中靜電放電保護電路1 〇 Q之第_ p + 渗雜區110之放大圖。第一 P渗雜區110上沉積了 一預定圖案（如 圖十四及圖十五所示之長方形19卜T字形193或十字形194)' 晶矽化物（poly silicon) 190，用來等效上將原本平坦之第_ &夕 滲雜區110轉變成一凹凸有緻之第一 P+滲雜區11〇。在本發明 々 電放電保護電路中，矽化物190也可沉積在其它滲雜區上，此^ 圖十四及圖十五中之預定圖案為對稱的排列，如此一來可以 $ 電流之分佈較為平均，當然，該預定圖案也可以不對稱的排列侍 一般而言，一靜電放電保護電路通常設置有一壓艙電阻 (ballasting resistance)，以防止被過高之靜電放電電壓所栌 毁，然而，該壓艙電阻係非常占用面積的。在本發明之較佳實 20 1240403 例中，等效上，可藉由改變矽化物190間之距離，以調整該壓艙 電阻。此外，矽化物190另可阻擋並有效地分散靜電放電電流iEsD。 最後，矽化物190可增加第一 P+滲雜區110所在之第一 P型井104 下方產生游離電子的面積，以降低驅動電壓Vt，並進而增強靜電 放電效能。 相較於習知技術，本發明之靜電放電保護電路100係包含三個 P型井104、106及108,其中第一 P型井104包含第一 P+滲雜區 110及第一 N+滲雜區112,第二P型井106包含第二P+滲雜區114 及第二N+滲雜區116，而第三P型井108則包含第三P+滲雜區 120、第三N+滲雜區118及第四N+滲雜區122。本發明之靜電放電 保護電路至少具有下列優點： 1. 分散式放大器之概念可達成寬頻匹配，降低每一個保護電路 單元之電容，且因各傳輸線所造成之延遲而設計大小不同之 保護電路； 2. 接腳導向（Pad-oriented)及晶圓導向（Wafer-oriented)之設 計，亦即本發明之靜電放電保護電路可隨著接腳的形狀及該 接腳於一積體電路晶片内之位置，及該積體電路晶片所需之 頻寬而調整尺寸及佈局方式； 3. 可獨立完成所有模式（觀、？0、？8、略及05測試模式），不需 額外的箝制電路； 4. 三重井之設計可有效地降低漏電流； 5. 利用傳統之Vt Implant技術，可控制位於相鄰兩P型井間N 型半導體基底之濃度，使其於靜電放電時微導通，以降低保 護電路的驅動電壓Vt ; 6. N+滲雜區及P+滲雜區上沉積有矽化物，增加其抗靜電放電之能 力； 7. 矽狀物可有效地增加N+滲雜區及P+滲雜區與其所在之井間之 接觸面積，更易產生游離電子，有助於導通寄生電晶體； 21 !24〇4〇3 所有用於製造本發明之靜電放電保護電路之製程可為標準 CMOS製程，不需額外光罩； 9·直接至於襯墊下方，可降低基板損耗，增加隔離（is〇iati〇n) 以及防止增益減少（gain degradation);以及 10·本發明靜電放電保護電路亦可用於S0I製程，若能控制背閘 極偏壓（backgate bias)，效果更佳。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明專利之涵蓋範圍。 【圖式簡單說明】 圖式之簡單說明 圖一為習知一人體放電模式及一靜電放電保護電路之等效電路 圖。 圖二為習知PS測試模式測試圖一中所顯示之積體電路晶片之示意 圖。 圖二為圖二所顯示之積體電路晶片之示意圖。 圖四及圖五為兩種以上述元件構成之靜電放電保護電路之電路 圖。 圖，、為本發明之較佳實施例中—靜電放f保護電路之剖面圖。 圖七為本發明之第二實施例中—靜電放電保護電路之剖面圖。 圖八為本發明之第三實施例中—靜電放電保護電路之剖面圖。 圖九為圖六所顯示之靜電放電保護電路之佈局圖。 θ為本t月之第四實施例中應用於寬頻射頻電路之二級靜電放 電保護電路之佈局圖。 ° :、本&月之苐五貫施例中應用於寬頻射頻電路之四級靜電 22 1240403 放電保護電路之佈局圖。 圖十二為本發明之第六實施例中應用於超寬頻射頻電路之四級靜 電放電保護電路之佈局圖。 圖十三為本發明之第七實施例中應用於超寬頻射頻電路之雙路徑 靜電放電保護電路之佈局圖。 圖十四及圖十五為顯示於圖六之靜電放電保護電路1〇〇中一第一 P+滲雜區之放大圖。 圖式之符號說明 10 人體放電模式 12 、 19 、 等效電容 306 14、17 等效電阻 15 、 32 、 靜電放電保護電路 34 、 36 、 38 > 40 、 50 、 60 、 700 16 積體電路晶片 18 開關 20 正測試電壓 22 輸入接腳 24 Vss接腳 26 Vdd接腳 30 内部電路 42 負測試電壓 52、62、64 電阻 54、56 二極體 66 矽控整流器元件 68 氧化層元件 100、200、 靜電放電保護電路 102 N型半導體基底 300、400、 500 、 600 23 1240403 104 第一 P型井 106 第二P型井 108 第三P型井 110 第一 P+滲雜區 112 第一 N+滲雜區 114 第二P+滲雜區 116 第二N+滲雜區 118 第三N+滲雜區 120 第三P+滲雜區 122 第四N+滲雜區 190 矽狀物 202 P型半導體基底 252 深N型井 254 第一淺溝隔離層 256 第一淺溝隔離層 302、 靜電放電保護單元 610、 612、 304 共平面波導（傳輸 402、 第一級保護單元 線） 502、 602、 702 404、504、 第二級保護單元 506、 第三級保護單元 704 、 710 706、 712 508、604、 第四級保護單元 714 第五級保護單元 606、608、 708 28 輸出襯墊 24

Claims (1)

1. !24〇4〇3 拾、申請專利範圍： 一種靜電放電保護電路，其包含： 一半導體基底（substrate); 一第一 P型井（P-well)，設置於該半導體基底上，該第一 p型 井上設置有一第一 P+滲雜區（P+ region)及一第一 N+滲雜 區（N+ region)，該第一 p+滲雜區及該第一 N+滲雜區係接 地； 一第二p型井，設置於該半導體基底上，該第二p型井上設置 有一第二P+滲雜區及一第二N +滲雜區，該第二P+滲雜區及 該第二N+滲雜區係連接於電壓供應電壓；以及 一第三P型井，設置於該半導體基底上，該第三p型井上設置 有一第三N+滲雜區、一第三广滲雜區、及一第四n+滲雜區， η亥第一 Ν’參雜區、該第三p+滲雜區及第四N+滲雜區係用來 輸出入信號。 如申叫專利範圍第1項所述之靜電放電保護電路，其中該半 導體基底係為-Ν型半導體基底（N_substrate)。 如^專利|&圍第2項所述之靜電放電保護電路，其中位於 f第一與該第二Pl?井及該第二與該第三P型井間之N型半 導體基底上有離子佈植（VT implant)。 干 4. 2請專利範圍第1項所述之靜電放電保護電路，其中該半 -基底係為-P型半導體基底，該靜電 人 第一及第二P型井係設置於該深N型井上。 申明專利fe圍第1項所述之靜電放電保護電路，其另包含 25 1240403 上 冓隔離層（shallow trench isolation，STI)，設置於 该半導體基底上，用來限制該半導體基底内游離電子之運動、。 如申凊專利範圍第1項所述之靜電放電保護電路，其 數個滲雜區上沉積有矽化物。 /、 ^ 如申凊專利範圍第6項所述之靜電放電保護電路，其中該矽 化物之形狀可調整，用以改變一壓艙電阻，阻擋且&散g電 放電電流，並增加下方該複數個摻雜區產生游離 以降低一驅動電壓。 卸檟 •如申睛專利範圍第7項所述之靜電放電保護電路，其中該石夕 化物之形狀可為長方形或十字形或τ字形。 ，申喷專利範圍第7項所述之靜電放電保護電路，其中 數個矽化物係呈對稱排列狀。 、^ 0·如申睛專利範圍第卜員所述之靜電放電保護電路， 電放電保護電路之佈局為一八角形。 -^ 如申明專利範圍第1〇項所述之靜電放電保護電路，其中 二Ρ型井置於該八角形之中央處。 ’、^ 2·如申清專利範圍第u項所述之靜電放電保護電路， —P型井置於該第三P型井之上方。 ° ^申明專利㈣第12項所述之靜電放電保護電路，其中 —P型井置於該第三ρ型井之下方。 /、以 26 14·如申請專利範圍第U 一 p刑北E 貝所迷之靜電放電保護電路，其中該第 P型井置於該第三P型井之下方。 15·如申請專利範圍第14 二P型井置於該第三p 電放電保護電路，其中該第 圍第1G項所述之靜電放電保護電路，其中該第 1\1+换:^區、該第二N+摻雜區、該第三N+摻雜區以及該第四 二品皆較該第一 P+換雜區、該第二p+換雜區以及三 p摻雜區之佈局面積小。 17· —種用於一射頻電路之靜 電路包含有： 電放電保護電路，該靜電放電保護 至v個靜電放電保護單元，其中每一個該靜電放電保護單开 皆包含有： 凡 導引裝置（guiding structure);以及 一等效電容； 中s有複數個該靜電放電保護單元組成該靜電放電保護電 路時，則該複數個靜電放電保護單元係呈串接狀。 18·如申請專利範圍第17項所述之靜電放電保護電路，其中該導 引裝置為一共平面波導、一傳輸線或是一電感等效裝置。 19·如申請專利範圍第17項所述之靜電放電保護電路，其中該靜 電放電保護單元之數量與該射頻電路之頻寬相關。 靜 2〇·如申請專利範圍第17項所述之靜電放電保護電路，其中亨 電放電保護電路更包含有一 50歐姆之匹配阻抗。 κ 27 1240403 21· —種用於一寬頻射頻電路之靜電放電保護電路，該靜電放電 保護電路包含有： 一第一靜電放電保護單元，用以連接至該寬頻射頻電路之積體 電路晶片之接腳；以及 —第二靜電放電保護單元，用以連接至該寬頻射頻電路之内部 電路； 其中該第一靜電放電保護單元與該第二靜電放電保護單元係 吳串接狀。 22·如申請專利範圍第21項所述之靜電放電保護電路，其中該第 一靜電放電保護單元以及該第二靜電放電保護單元皆分別包 含有一導引裝置以及一等效電感。 23.如申請專利範圍第22項所述之靜電放電保護電路，其中該導 弓丨裝置為一共平面波導、一傳輸線或是一電感等效裝置。 24·如申請專利範圍第21項所述之靜電放電保護電路，其中於該 第一靜電放電保護單元以及該第二靜電放電保護單元間更包 含有一第三靜電放電保護單元。 5.如申請專利範圍第24項所述之靜電放電保護電路，其中該第 一靜電放電保護單元以及該第二靜電放電保護單元之佈局面 積皆較該第三靜電放電保護單元之佈局面積大。 2 0 •如申,請專利範圍第24項所述之靜電放電保護電路，其中該第 二靜電放電保護單元包含有一導引裝置以及一等效電感。 •如申凊專利範圍第26項所述之靜電放電保護電路，其中該導 引裝置為一共平面波導、一傳輸線或是一電感等效裝置。 28 27 1240403 28· $申請專利範圍第21項所述之靜電放電保護電路，其中於該 人放電保護單元以及該第二靜電放電保護單元間更^ ，有一苐三靜電放電保護單元以及一第四靜電放電保護單 29·=請專利範圍第28項所述之靜電放電保護電路，其中該第 =靜電放電保護單元、該第二靜電放電保護單元、該第三Λ 電保護單元以及該第四靜電放電保護單元係被佈局成门 30· ^申請專利範圍第28項所述之靜電放電保護電路，其中該第 ^電放電保護單元以及該第二靜電放電保護單元之佈局面 一、白車乂該第二靜電放電保護單元以及該第四靜電放 兀之佈局面積大。 叉干 如^專利範圍第28項所述之靜電放電保護電路，其中該第 二靜電放電保護單元以及該第四靜電放電保護單元皆分 各有一導引裝置以及一等效電感。 32·如申請專利範圍第31項所述之靜電放電保護電路，其中該導 引裝置為-共平面波導、一傳輪線或是一電感等效裝置。 33·如申請專利範圍第28項所述之靜電放電保護電路，其中於該 靜電放電保護單元以及該第四靜電放電保護單元間更包 含有一第五靜電放電保護單元。 4.如申β月專利範圍第33項所述之靜電放電保護電路，其中該第 -靜電放電保護單元以及該第二靜電放電保護單元之佈局面 29 1240403 積皆較該第三靜電放電保護單元以及該第四靜電放電保護單 凡之佈局面積大；而該第三靜電放電保護單元以及該第 電放電保護單元之佈局面積皆較該第五靜電放電保護單元以 之佈局面積大。 35·如申請專利範圍第33項所述之靜電放電保護電路，其中該 五靜電放電保護單元包含有一導引裝置以及一等效電感/ 36·如申睛專利範圍帛35項所述之靜電放電保護電路，其中該導 引裝置為一共平面波導、一傳輸線或是一電感等效裝置。 37·如申睛專利範圍第21項所述之靜電放電保護電路，其更包含 有一 50歐姆之匹配阻抗。 ’、 38.-種用於-超寬頻射頻電路之靜電放電保護電路，該靜電放 保護電路包含有·· 第靜電放電保護單元，用以連接至該超寬頻射頻電路之積 體電路晶片之接腳； 、 第一靜電放電保護單元，用以分別連接至該超寬頻射頻電路 之内部電路； 複數個第二靜電放電保護單元，用以分別連接至該第一靜電放 電保濩單元以及該第二靜電放電保護單元；以及 複數個第四靜電放電保護單元，用以分別連接於 靜電放電保護單元之間。 似弟一 ^ π專利範圍第38項所述之靜電放電保護電路，其中該第 一靜電放電保護單元依序串接一該第三靜電放電保護單元、 β第四靜電放電保護單元、另—該第三靜電放電保護單元 以及該第二靜電放電保護單元。 30 •如申請專利範圍第38項所述之靜電放電保護電路，其中該第 一靜電放電保護單元以及該第二靜電放電保護單元之佈局面 積皆較該第三靜電放電保護單元之佈局面積大。 。 41·如申請專利範圍第38項所述之靜電放電保護電路，其中該複 數個弟一靜電放電保護單元之佈局面積較該複數個第四靜電 放電保護單元之佈局面積大。 42·如申請專利範圍第38項所述之靜電放電保護電路，其中該第 一靜電放電保護單元、該第二靜電放電保護單元、該複數個 第一靜電放電保護單元以及該複數個第四靜電放電保護單元 皆分別包含有一導引裝置以及一等效電容。 3·如申請專利範圍第42項所述之靜電放電保護電路，其中該導 引裝置為一共平面波導、一傳輸線或是一電感等效裝置。 4·如申請專利範圍第38項所述之靜電放電保護電路，其更包含 有一 50歐姆之匹配阻抗。 45 _ •一種用於一超寬頻射頻電路之靜電放電保護電路，該靜電放 電保濩電路包含有： 第一靜電放電保護單元，用以連接至該超寬頻射頻電路之積 體電路晶片之接腳； 複數個第二靜電放電保護單元，用以分別連接至該超寬頻射頻 電路之内部電路； 複數個第三靜電放電保護單元，用以分別連接至該第一靜電放 電保護單元及該第二靜電放電保護單元；以及 第四靜電放電保護單元，用以分別連接於該複數個第三靜電 31 a24〇4〇3 放電保護單元之間。 46.如U專利範圍第45項所述之靜電放電 一 接—該第三靜電放H +料 m電放電保護單元、另一該第三靜電放:;以： 以及一该苐二靜電放電保護單元。 冤保濩早7L 專利fen第45項所述之靜電放電保護電路，苴中 二靜電放電保護單元以及該第二靜電放電保護單元之佈局面 積皆較該第三靜電放電保護單元之佈局面積大。 ° 48·如申請專利範圍第45項所述之靜電放電保護電路，其中該第 一靜電放電保護單元之佈局面積較該第四靜電放電保護單元 之佈局面積大。 •如申請專利範圍第45項所述之靜電放電保護電路，其中該第 、靜電放電保護單元、該複數個第二靜電放電保護單元、該 複數個第三靜電放電保護單元以及該第四靜電放電保護單元 皆分別包含有一導引裝置以及一等效電容。 5 0 ^ •如申請專利範圍第49項所述之靜電放電保護電路，其中該導 弓丨裝置為一共平面波導、一傳輸線或是一電感等效裝置。 51 •如申請專利範圍第45項所述之靜電放電保護電路，其更包含 有—50歐姆之匹配阻抗。 32