CN102157546A - 一种电源过压保护结构及其制备方法 - Google Patents

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Abstract

本发明公开了一种电源过压保护结构，该结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏；同时本发明还公开了一种电源过压保护结构的制备方法，该方法通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。

Description

一种电源过压保护结构及其制备方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种电源过压保护结构及其制备方法。
背景技术
对于半导体集成电路来说，稳定的输入电源是保证其安全可靠工作的基本条件，但在实际情况下，电源波动是一种正常的现象，当电源波动使得加在半导体集成电路上的瞬时电压过高(又称电压过压)时，会导致半导体集成电路出现异常，甚至被损坏。因此，通常来说，半导体集成电路都需采取一定措施以防止电压过压而造成电路损坏。
对于特征尺寸在0.5um及以上的低端工艺制程来说，CMOS集成电路靠其本身很高的芯片耐压来克服电源过压，具体来说，靠CMOS集成电路的缓冲器件(Buffer)来克服电源过压，这是因为对于低端工艺制程来说，由于芯片的尺寸较大，因此缓冲器件的崩溃电压较高，其抗电压能力较强。当然，另一种办法是采用齐纳二极管或肖特基二极管等外部箝位组件，将电压尖峰限制在足够短的持续时间内，防止对器件造成任何损害。
但是上述通过加外部箝位组件的方法存在如下缺点：
(1)需要外加齐纳二极管或肖特基二极管等外部箝位组件，成本较高；
(2)集成电路的PCB也需要留出足够的空间给齐纳二极管或肖特基二极管等外部箝位部件，进一步增加了成本。
并且随着集成电路器件特征尺寸的减小，芯片本身的耐电压能力也随之减小，尤其当半导体集成电路的器件特征尺寸发展到0.18um及以下，芯片本身的耐电压能力已经非常小，从而导致芯片很难靠自身的耐压来抵抗电源过压。
因此，有必要提供一种更有效的电源过压保护结构。
发明内容
本发明的目的在于提供一种电源过压保护结构及其制备方法，以有效地保护集成电路芯片不因电源过压而损坏。
为解决上述问题，本发明提出一种电源过压保护结构，包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元包括：
半导体衬底；
P型阱区，形成于所述半导体衬底内；
N型重掺杂区，形成于所述P型阱区内；以及
PESD注入区，形成于所述P型阱区与所述N型重掺杂区的交界处。
可选的，所述P型阱区通过硼离子或氟化硼离子注入形成。
可选的，所述硼离子或氟化硼离子的注入条件为：
注入能量：20～500KeV；注入剂量：2×1012～4×1014/cm2。
可选的，所述N型重掺杂区通过磷离子或砷离子注入形成。
可选的，所述磷离子或砷离子的注入条件为：
注入能量：30～70KeV；注入剂量：3×1013～3×1015/cm2。
可选的，所述PESD注入区通过硼离子注入形成。
可选的，所述硼离子的注入条件为：
注入能量：60～100KeV；注入剂量：1×1013～5×1013/cm2。
可选的，所述P型阱区接地，所述N型重掺杂区接电源电压。
可选的，所述每个电源过压保护单元的面积为60um×45um。
可选的，电源过压保护单元的个数为2～8个。
为解决上述问题，本发明还提出一种上述的电源过压保护结构的制备方法，该方法包括如下步骤：
制备多个电源过压保护单元；
将所多个述电源过压保护单元并联；其中，制备每个电源过压保护单元又包括以下步骤：
提供半导体衬底；
在所述半导体衬底上形成P型阱区；
在所述P型阱区内形成N型重掺杂区；
在所述P型阱区与所述N型重掺杂区的交界处形成PESD区。
与现有技术相比，本发明所提供的电源过压保护结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。
与现有技术相比，本发明所提供的电源过压保护结构的制备方法通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。
附图说明
图1为本发明实施例提供的电源过压保护单元的器件剖面图；
图2为本发明实施例提供的电源过压保护单元的制备方法流程图。
具体实施方式
以下结合附图和具体实施例对本发明提出的电源过压保护结构及其制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种电源过压保护结构，所述电源过压保护结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏；同时还提供一种电源过压保护结构的制备方法，该方法通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。
请参考图1，图1为本发明实施例提供的电源过压保护单元的器件剖面图，如图1所示，本发明实施例提供的电源过压保护结构包括至少两个并联的电源过压保护单元，其中，所述每个电源过压保护单元包括：
半导体衬底100；
P型阱区101，形成于所述半导体衬底100内；
N型重掺杂区102，形成于所述P型阱区101内；以及
PESD注入区103，形成于所述P型阱区101与所述N型重掺杂区102的交界处。所谓PESD注入区是指P型的静电放电(Electrostatic Discharge，简称ESD)注入区。
进一步地，所述P型阱区101通过硼离子或氟化硼离子注入形成，其中，所述硼离子或氟化硼离子的注入条件为：
注入能量：20～500KeV；注入剂量：2×1012～4×1014/cm2；在本发明的具体实施例中，所述注入条件具体地可为：
当注入离子为硼离子时，注入能量为100KeV，165KeV，450KeV，注入剂量对应地分别为3×1012/cm2，4×1012/cm2，3×1013/cm2；
当注入离子为氟化硼离子时，注入能量为50KeV，注入剂量为5.8×1012/cm2。
进一步地，所述N型重掺杂区102通过磷离子或砷离子注入形成，其中，所述磷离子或砷离子的注入条件为：
注入能量：30～70KeV；注入剂量：3×1013～3×1015/cm2；在本发明的具体实施例中，所述注入条件具体地可为：
当注入离子为磷离子时，注入能量为40KeV，注入剂量为3×1013/cm2；
当注入离子为砷离子时，注入能量为60KeV，注入剂量为3×1015/cm2。
进一步地，所述PESD注入区103通过硼离子注入形成，其中，所述硼离子的注入条件为：
注入能量：60～100KeV；注入剂量：1×1013～5×1013/cm2；在本发明的具体实施例中，所述注入条件具体地可为：注入能量为80KeV，注入剂量为4.85×1013/cm2。
进一步地，所述P型阱区101接地GND，所述N型重掺杂区102接电源电压VDD；从而使得所述P型阱区101与所述N型重掺杂区102所形成的二极管反偏，当电源电压VDD过压时，所述二极管击穿，从而保护集成电路芯片不被损坏。
进一步地，所述每个电源过压保护单元的面积为60um×45um。
进一步地，电源过压保护单元的个数为2～8个；这是因为所述电源过压保护单元的面积太小，箝位效果不明显。在实际使用中，当所述电源过压保护单元的个数为2～8个时，其并联后的电压箝位能力为11V～8V；具体地，对于外加15V脉冲电压时，若使用2个电源过压保护单元，大致可将电压箝位在11V，若使用8个电源过压保护单元，大致可将电压箝位在8V。
本发明实施例提供的电源过压保护结构的工作原理为：
使用中，所述电源过压保护结构接在电源电压VDD与地GND之间，由于半导体集成电路芯片在工作时也是接在电源电压VDD与地GND之间，因此所述电源过压保护结构与半导体集成电路芯片为并联连接关系；
该电源过压保护结构接中的所述P型阱区101与所述N型重掺杂区102所形成一二极管，并且所述二极管反偏，通常来说普通PN结二极管的崩溃电压很高，而本发明实施例通过在构成二极管的所述P型阱区101与所述N型重掺杂区102的交界面形成一PESD注入区103，从而相当于提高了与所述N型重掺杂区102接触的P型区的掺杂，因此，可降低二极管的崩溃电压，使得其崩溃电压略高于电源电压VDD，但是又低于现有的缓冲器件的崩溃电压；
当电源电压VDD因快速上电或电源波动而出现过压时，其瞬时电压升高，当其瞬时电压高于所述P型阱区101与所述N型重掺杂区102所形成的二极管的崩溃电压时，所述二极管发生崩溃，从而形成一电流泄放通路，使得整个电路的电流通过所述二极管泄放至地GND，避免过高的瞬时电压加在半导体集成电路芯片上，从而对半导体集成电路芯片起到保护作用，避免其因电源电压VDD过压而损坏。
由于本发明实施例提供的电源过压保护结构不需要外加齐纳二极管或肖特基二极管，因此降低了成本；并且PCB也不需要给齐纳二极管或肖特基二极管留出空间，因而节省了空间和走线，进一步降低了成本；同时由于PESD在集成电路制程中的其它工艺步骤中已有，因此，在制备本发明的电源过压保护结构的过程中，只需调用该步骤即可，不需增加额外的光罩，因此没有额外的光罩费用。
请继续参考图2，图2为本发明实施例提供的电源过压保护单元的制备方法流程图，结合图1及图2，本发明实施例提供的电源过压保护结构的制备方法包括如下步骤：
制备多个电源过压保护单元；
将所多个述电源过压保护单元并联；其中，制备每个电源过压保护单元又包括以下步骤：
提供半导体衬底100；
在所述半导体衬底100上形成P型阱区101；
在所述P型阱区101内形成N型重掺杂区102；
在所述P型阱区101与所述N型重掺杂区102的交界处形成PESD区103。
综上所述，本发明提供了一种电源过压保护结构，所述电源过压保护结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏；同时还提供了一种电源过压保护结构的制备方法，该方法通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种电源过压保护结构，其特征在于，包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元包括：
半导体衬底；
P型阱区，形成于所述半导体衬底内；
N型重掺杂区，形成于所述P型阱区内；以及
PESD注入区，形成于所述P型阱区与所述N型重掺杂区的交界处。
2.如权利要求1所述的电源过压保护结构，其特征在于，所述P型阱区通过硼离子或氟化硼离子注入形成。
3.如权利要求2所述的电源过压保护结构，其特征在于，所述硼离子或氟化硼离子的注入条件为：
注入能量：20～500KeV；注入剂量：2×1012～4×1014/cm2。
4.如权利要求1所述的电源过压保护结构，其特征在于，所述N型重掺杂区通过磷离子或砷离子注入形成。
5.如权利要求4所述的电源过压保护结构，其特征在于，所述磷离子或砷离子的注入条件为：
注入能量：30～70KeV；注入剂量：3×1013～3×1015/cm2。
6.如权利要求1所述的电源过压保护结构，其特征在于，所述PESD注入区通过硼离子注入形成。
7.如权利要求6所述的电源过压保护结构，其特征在于，所述硼离子的注入条件为：
注入能量：60～100KeV；注入剂量：1×1013～5×1013/cm2。
8.如权利要求1所述的电源过压保护结构，其特征在于，所述P型阱区接地，所述N型重掺杂区接电源电压。
9.如权利要求1所述的电源过压保护结构，其特征在于，所述每个电源过压保护单元的面积为60um×45um。
10.如权利要求9所述的电源过压保护结构，其特征在于，电源过压保护单元的个数为2～8个。
11.如权利要求1至10任一项所述的电源过压保护结构的制备方法，其特征在于，包括如下步骤：
制备多个电源过压保护单元；
将所多个述电源过压保护单元并联；其中，制备每个电源过压保护单元又包括以下步骤：
提供半导体衬底；
在所述半导体衬底上形成P型阱区；
在所述P型阱区内形成N型重掺杂区；
在所述P型阱区与所述N型重掺杂区的交界处形成PESD区。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020063289A1 (en) * 2000-11-30 2002-05-30 Kung-Yen Su Field oxide device with zener junction for electrostatic discharge (ESD) protection and other applications
CN1503360A (zh) * 2002-11-20 2004-06-09 矽统科技股份有限公司 适用于过高或过低输入电压准位的静电放电保护装置
US20050242400A1 (en) * 2004-04-29 2005-11-03 Bob Cheng Electrostatic discharge protection circuit
US20070052032A1 (en) * 2005-09-08 2007-03-08 Chih-Feng Huang Electrostatic discharge device with latch-up immunity

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020063289A1 (en) * 2000-11-30 2002-05-30 Kung-Yen Su Field oxide device with zener junction for electrostatic discharge (ESD) protection and other applications
CN1503360A (zh) * 2002-11-20 2004-06-09 矽统科技股份有限公司 适用于过高或过低输入电压准位的静电放电保护装置
US20050242400A1 (en) * 2004-04-29 2005-11-03 Bob Cheng Electrostatic discharge protection circuit
US20070052032A1 (en) * 2005-09-08 2007-03-08 Chih-Feng Huang Electrostatic discharge device with latch-up immunity

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