TWI239634B - Manufacturing method of an integrated chip - Google Patents
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1239634 五、發明說明(1) 發明所屬之技術領域 本發明提供一種整合晶片的製造方法,尤指一種包 含有不同功能之元件結構之整合晶片的製造方法。 先前技術 目前半導體工業係利用單一生產線,通常為一標準 晶圓代工廠(Standard Foundry ),將整合電路 (integrated circuit)製作於晶片(chips)上,然後將包 3該整合晶片之半導體晶圓(semic〇n(juct〇r wa f ers )交 由專業工廠進行後段封裝以及測試處理。一般來說,包 含微處理器(microprocessor unit)或是特殊用途設計之 積體電路晶片(Application Specific Integrated Circuit, ASIC)專整合晶片係利用周邊電路(peripherai c i r c u i t )將數種不同元件(d e v i c e s )加以連接,例如邏輯 電路(logic circuits)、揮發性記憶體(v〇iatile memories)、非揮發性記憶體(non —v〇iatiie mem()]ries) 以及混合模式電路(mixed-mode circuits)等等,以構成 一具有特定功用之完整電路。由於上述各該元件具有不 同結構特性,因此習知整合各該元件製程以利用單一生 產線來製造整合晶片之方法必然會遭遇問題。 現以一嵌入式記憶體(embedded memory)為例,所士胃
第4頁 1239634 五、發明說明(2) 敗入式§己憶體係將記憶元陣列(m e m 〇 r y c e 1 1 a r r a y )與高 速邏輯電路元件(high-speed logic circuit elements) 進行整合並且同時製作在一個晶片上,以大幅節省面積 並加快訊號的處理速度。請參考圖一,圖一為嵌入式記 隐體的結構示意圖。如圖一所示,後入式記憶體1 〇包含 有一記憶陣列區1 2以及一週邊電路區1 4定義於一半導體 晶圓之矽基底1 6表面,記憶陣列區1 2中包含有一單胞井 (cel 1 wel 1)18,複數個閘極2〇形成於單胞井18上方以構 成M0S電晶體,而週邊電路區η中包含有至少一 n型井μ 以及至少一 p型井24,複數個閘極26分別形成於N型井22 和P型井24上方以構成一 PM0S電晶體以及一 NM〇st晶體。 各閘極2 0、2 6周圍分別形成有一侧壁子2 8,並且閘極 20、26兩側之矽基底16表面分別形成有輕摻雜汲極3〇以 及源極3 2、沒極3 4。 由於嵌入式記憶體1 0中形成於記憶陣列區1 2之記惊 元陣列和形成於週邊電路區1 4之邏輯電路元件各具有特 定功能,因此在整合製造的過程中往往無法兼顧兩者之 電性要求。舉例來說,形成於週邊電路區丨4中的邏輯電 路元件有低電阻、高反應速度的要求,所以會利用一自 行對準石夕化物製程(self-alignment silicide, salicide)以於週邊電路區14上之各M0S電晶體的閘極 2 6、源極3 2和汲極3 4表面形成一金屬矽化物(s丨1丨c丨d e ) 以降低介面電阻。然而為了解決記憶陣列區中丨2之記恨
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五、發明說明(3) 元的電連接問題所發展之自行對準接觸(self — aligned contact, SAC)製程,卻又必須在記憶陣列區丨2中之M〇s 電晶體的閘極2 0頂面形成一氮矽化合物當作頂保護層 (cap layer),以做為後續之自行對準接觸製程中所9需的 隔離(isolation)罩幕。因為該兩種製程是彼此相抵觸而 無法同時進行,所以習知利用單一生產線製造嵌入式記 憶體的方法大致上分為兩個方向,一是以週邊電路區Η 的製程為基準’製程中包含於週邊電路區14中進行一自 行對準矽化物製程,另一是以記憶陣列區丨2的製程為基 準’即製程中不包含一自行對準矽化物製程。然而前者 會f曰加接面漏電流(junction leakage current),因而 〜響儲存電何的更新時間(storage charge refresh time);後者則會造成週邊電路區14中各M0S電晶體的閘 極2 6、源極3 2和沒極3 4表面的介面電阻較高,因而降低 運算速度。 此外,週邊電路區14中PM0S電晶體之閘極26必須維 持2 0 0 0〜3 0 0 0埃的厚度以避免發生硼滲透問題(B〇r〇11 penetration issue),而為了整合週邊電路區14以及記 憶陣列區1 2中閘極2 0、2 6的製作,習知方法在製造嵌入 式記憶體1 0時,記憶陣列區丨2中閘極2 〇的厚度必須配合 週邊電路區1 4中閘極2 6厚度的需求。隨著記憶陣列區1 2 之積集度增加’必將使其閘極2 〇之間的深寬比(a s p e c t rati 〇)大幅增加,因此填充於記憶陣列區12之層間介電
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層(inter layer dielectric layer, ILD)容易發生懸突 (over hang)的現象而形成孔洞,進而使得後續製備於兩 相鄰閘極間之接觸插塞(contact piUg)得以藉由形成於 該孔洞内之導電物產生電連接而造成短路。 上述利用單一生產線製作一嵌入式記憶體的方法, 除了會遭遇由於電路元件製程與記憶體製程整合困難而 造成產品品質不佳的問題之外,由於標準晶圓代工廠無 論在硬體(例如製程設備)或軟體(例如人員訓練)方面均 不是專門為記憶體製程而設置,因此在製作該嵌入式記 憶體時必須經歷一製造學習曲線(m a n u f a c t u r丨n g learning curve),進而造成產品良率以及產量的降低。 發明内容 因此本發明之主要目的在於提供一種製造整合晶片 的方法,以解決習知製造方法的問題。 根據本發明k供之整合晶片的製造方法,該整合晶 片至少包含有兩種具有不同功能之元件結構,該方法包 含有利用一第一生產線以於一半導體晶片 (semiconductor wafer)上製作第一元件結構,以及利用 一第二生產線以於該半導體晶片上製作第二元件結構並 且完成該整合晶片之製造。
1239634 五、發明說明(5) 本發明之製造整合晶片方法係將該整合晶片包含之 不同元件分別交由專業工廠等不同生產線來製造,因此 本發明不但可以避免習知方法僅利用單一生產線製造而 在整合製程程中犧牲該整合晶片之各該元件電性表 現’更可以提而產品良率(y i e丨d )並且降低成本。 實施方式 本發明係提供一種整合晶片(integrated Chip)的製 造方法’該整合晶片至少包含有兩種具有不同功能之元 件結構,本發明方法係先利用一第一生產線以於一半導 體晶圓(semiconductor wafer)上製作第一元件結構,然 後利用一第二生產線以於該半導體晶圓上製作第二元件 結構並且完成該整合晶片之製造。值得注意的是,由於 製程中需要利用光罩(photo mask)以將電路佈局圖案 (layout)忠實地轉移至該半導體晶圓表面,因此為了避 免不同生產線中光罩錯置容忍度(tolerance )以及製程參 數造成之該整合晶片電路圖案不一致(disagreement)的 問題,該第一生產線與該第二生產線在進行微影製程時 分別使用之光罩係共同組成一套完整之光罩組(an integral set of photo masks),並且該光罩組係包含 有該整合晶片之完整電路圖案。
1239634 五、發明說明(6) 現仍以一嵌入式記憶體為例,在本發明之最佳實施 例中,半導體晶圓係先由一記憶體製造廠製作該嵌入式 記憶體之記憶元陣列結構,即包含圖一所示之記憶陣列 區1 2,然後將該半導體晶圓移送至一標準晶圓代工廠以 製作該欲入式記憶體之邏輯電路之電晶體(transistor) 以及金屬内連線(metal line),即包含圖一所示之邏輯 電路區1 4,最後將由該記憶元陣列以及該邏輯電路所構 成之嵌入式記憶體進行後段之封裝以及測試處理。 由於該嵌入式記憶體之良率計算方式係將該記憶元 陣列之製造良率乘上該邏輯電路元件之製造良率,因此 根據本發明之製造方法,由於該記憶元陣列以及該邏輯 電路元件係分別交由記憶體製造廠以及標準晶圓代工廠 來製作,一般來說,兩者個別之良率均可以維持在9 0 %以 上,進而使得該嵌入式記憶體之良率亦可維持在8 0 %以 上。而習知由單一生產線來製造該嵌入式記憶體之方 法,由於記憶體製造廠在人員訓練或是硬體設備上均不 符合該邏輯電路元件之電性要求,而標準晶圓廠在亦無 法配合該記憶元陣列之特殊製程需求,因此無論是記憶 體製造廠或是標準晶圓廠均無法在該記憶元陣列以及該 邏輯電路元件之良率上同時維持較高的水準,進而造成 該嵌入式記憶體之產品良率嚴重下滑。 更進一步來看,由於半導體工業中成本係隨著產量
1239634 五、發明說明(7) 增加而減少,因此根據本發明之製造方法,記憶體製造 廠以及標準晶圓代工廠均可以分別發揮其最大產量來製 作該記憶元陣列以及該邏輯電路元件,進而使得該嵌入 式記憶體之成本降低。相對地,習知利用單一生產線之 製作方法由於關鍵技術(Know-how)的取得不易,因此無 論是記憶體製造廠或是標準晶圓代工廠均無法發揮其最 大產量,因而使得該嵌入式記憶體之成本提高。 本發明方法並不限於嵌入式記憶體,任何包含有不 同元件之整合晶片之製造均適用於本發明方法。簡而言 之,本發明之製造整合晶片方法係將該整合晶片包含之 不同元件分別交由專業工廠等不同生產線來製造,因此 本發明不但可以避免習知方法僅利用單一生產線製造而 在整合製程的過程中犧牲該整合晶片之各該元件電性表 現,更可以提高產品良率(y i e 1 d )並且降低成本。 以上所述僅為本發明之較佳實施例,凡依本發明申 請專利範圍所做之均等變化與修飾,皆應屬本發明專利 之涵蓋範圍。
第10頁 1239634 圖式簡單說明 圖式之簡單說明: 圖一為嵌入式記憶體的結構示意圖 圖式之符號說明: 10 後入式記憶體 12 記憶陣列區 14 週邊電路區 16 a夕基底 18 單胞井 20' 2 6 閘極 22 N型井 24 P型井 28 側壁子 30 輕摻雜汲極 32 源極 34 汲極
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Claims (1)
1239634 六、申請專利範圍 1. 一種整合晶片(integrated chip)的製造方法,該整 合晶片至少包含有兩種具有不同功能之元件結構,該方 法包含有下列步驟: 利用一第一生產線以於一半導體晶圓 (semiconductor wafer)上製作第一元件結構;以及 利用一第二生產線以於該半導體晶圓上製作第二元 件結構並且完成該整合晶片之製造。 2. 如申請專利範圍第一項之方法,其中該整合晶片係 為一嵌入式記憶體(embedded memory)。 3. 如申請專利範圍第二項之方法,其中該第一元件結 構包含有記憶元陣列(memory cell array)。 4. 如申請專利範圍第二項之方法,其中該第二元件結 構包含有邏輯電路之電晶體(transistor)以及金屬内連 線(metal line)0 5. 如申請專利範圍第二項之方法,其中該第一生產線 係為記憶體製造廠。 6. 如申請專利範圍第二項之方法,其中該第二生產線 係為標準晶圓代工廠。
第12頁 1239634 六、申請專利範圍 7. 如申請專利範圍第一項之方法,其中該第一生產線 以及該第二生產線係分別使用至少一光罩(photo mask) 以進行一微影製程。 8. 如申請專利範圍第七項之方法,其中該第一生產線 使用之光罩與該第二生產線使用之光罩係共同組成一套 完整之光罩組(an integral set of photo masks)用來 製造該整合晶片。 9. 一種欲入式記憶體(Embedded Memory)的製造方法, 該嵌入式記憶體包含有記憶元陣列(m e m 〇 r y c e 1 1 a r r a y ) 結構以及邏輯電路結構,該方法包含有下列步驟: 利用一第一生產線以於一半導體晶圓 (semi conductor wa f er )上製作該記憶元陣列結構;以及 利用一第二生產線以於該半導體晶圓上製作該邏輯電路 結構並且完成該嵌入式記憶體之製造。 1 0.如申請專利範圍第九項之方法,其中該第一生產線 係為記憶體製造廠。 1 1.如申請專利範圍第九項之方法,其中該第二生產線 係為標準晶圓代工廠。 1 2.如申請專利範圍第九項之方法,其中該第一生產線
1239634 六、申請專利範圍 以及該第二生產線係分別使用至少一光罩(p h 〇 t 〇 m a s k ) 以進行一微影製程。 1 3 ·如申請專利範圍第十二項之方法,其中該第一生產 線使用之光罩與該第二生產線使用之光罩係共同組成一 套完整之光罩組(an integral set of photo masks)用 來製造該嵌入式記憶體。
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TW200425471A TW200425471A (en) | 2004-11-16 |
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