TWI239096B - Method and apparatus for a direct strap for same level contact interconnections for semiconductor devices - Google Patents
Method and apparatus for a direct strap for same level contact interconnections for semiconductor devices Download PDFInfo
- Publication number
- TWI239096B TWI239096B TW090114975A TW90114975A TWI239096B TW I239096 B TWI239096 B TW I239096B TW 090114975 A TW090114975 A TW 090114975A TW 90114975 A TW90114975 A TW 90114975A TW I239096 B TWI239096 B TW I239096B
- Authority
- TW
- Taiwan
- Prior art keywords
- conductive layer
- dielectric layer
- gate stack
- layer
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000010410 layer Substances 0.000 claims abstract description 180
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- 239000004020 conductor Substances 0.000 claims abstract description 33
- 239000011241 protective layer Substances 0.000 claims abstract description 7
- 230000001681 protective effect Effects 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- 238000004151 rapid thermal annealing Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 7
- 239000010941 cobalt Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims 1
- 239000004575 stone Substances 0.000 claims 1
- 238000012545 processing Methods 0.000 description 9
- 210000004027 cell Anatomy 0.000 description 8
- 238000012546 transfer Methods 0.000 description 4
- 238000006880 cross-coupling reaction Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- -1 nitride nitride Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005242 forging Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 210000001082 somatic cell Anatomy 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
1239096 五、發明説明（ ΙΑϋ範疇 本發明有關一種半導體製造的方法與裝置，尤其有關一 種在相同金屬位準中相互連接之製造方法與裝置。 2__·相關枯龜諸明 、在半導髌工業中不斷地需要提供更加密集的晶片，還得 維持或是增加其生產量（yield)。具有記憶體細胞之半導體 裝置，舉例來說，靜態隨機存取（SRAM)細胞，許多的精力 花費在盡可能使其細胞體積降低，而不降低其生產量。一 個在一圮憶體細胞中佔掉地面（real estate)之元件為反相器間 之交叉耦合。一反相器的交叉耦合包括將一電晶體源或漏 區與該電晶體之閘連接。在一電晶體實際之布局中，如， 在一半導體晶片上，此意味將一源/漏擴散區連接至一閘 導體。 因為該閘必須與該擴散區電連接，便提供一電鏈路其包 括與該擴散區一第一接觸、一金屬線於一上金屬層連接至 4第一接觸與一第二接觸，而該第二接觸連接至該閘導 體。此連接的方案需要達到上金屬層（如M丨）之接觸等。 還有，該等接觸與擴散區等以光蝕刻的方式形成，並包括 由光刻蝕法與處理所限制之尺寸，其趨向增加其大小、並 因此而增加區域的成本。 因此，有一直接搭接線存在之必要，及形成該直接搭接 線於相同位準上相互連接的方法。還進一步需要該埋二式 搭接線能夠降低細胞大小，並允許在該細胞以上的區域可 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) -4- 1239096 A7 B7 五、發明説明（2 ) 用來做上金屬線等之路由。 發明概要 本發明有關一種半導體裝置形成直接埋入式搭接線的方 法與裝置，包括形成包括於一半導體基板上形成一閘堆 疊，並於該閘堆疊的邊牆上形成一保護層。該保護層在水 平方向延伸於鄰接該閘堆疊之半導體基板上。一導電層形 成於該保護層之上，並與該閘堆疊之一閘導體接觸，以及 與形成於該半導體基板上、鄰接該閘導體的一擴散區接 觸。一介電層形成於該導電層上，而且該介電層被圖案化 以曝光一部分導電層。該導電層曝光的部分包括於該閘導 體之上一部分的導電層及鄰接該閘導體一部分的基板。該 等導電層曝光的區域被矽化以在基板中形成一直接埋入式 之搭接線及一矽化之擴散區。該直接埋入式搭接線將半導 體裝置中相同位準之該閘導體與該擴散區電連接。 本發明之另一種形成半導體裝置直接埋入式搭接線的方 法，包括的步驟為，提供一矽基板；於基板上形成一閘堆 疊’該閘堆疊包括在垂直表面上的一保護介電層，該保護 介電層包括從與該基板接觸的閘堆疊向外延伸之一水平部 分；形成一導電層，能夠與該閘堆疊的閘導體接觸以及鄰 接在該保護介電層水平部分之上的該閘堆疊的基板被矽 化；於該導電層上形成一犧牲介電層；圖案化該犧牲介電 層以曝光該導電層之一部分，該導電層曝光的部分包括該 導電層於該與該閘導體接觸的閘堆疊之上的一部分，以及 鄰接該閘堆疊成之基板一部分、位於該保護介電層的水平 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1239096
邵分；及矽化該導電層之曝光區以形成一直接埋入式的搭 接線延著該保護介電層上之閘堆疊，及一矽擴散區於該基 板上、鄰接該保護介電層的水平部分之上的閘堆疊，該直 接埋入式的搭接線將在半導體裝置相同位準中之該閘導體 與该碎化擴散區電連接。 在其他的方法中，該矽化的步驟可以包括沉積矽於該導 電層上的步驟。該沉積矽於該導電層上的步驟，可以包括 冷沉積矽，於一約在攝氏20度與約攝氏4〇〇度間的溫度範 圍内，以及進行一快速熱退火（RTA)或是一熱沉積矽的步 驟，約在攝氏400度與約攝氏700度間的溫度範圍内。該圖 案化介電層的步驟可以包括保護該導電層一第二部分不受 到矽化的步驟，以使用該介電層為一光罩的方式。該方法 可以包括矽化後將該介電層去膜（stripping),並將該導電層 该第二邵分去膜。也可以包括使用快速熱退火來將該半導 體退火的步驟。該基板可以包括矽，而該導電層的第二部 分可以包括一接觸該基板一部分的第三部分，並包括退火 該導電層的第三部分及該基板與該第三部分接觸的部分， 以形成一矽化物結的步驟。該方法可以包括的步驟為，形 成一第二介電層於該直接埋入式搭接線上與該矽化擴散區 之上，並形成金屬層於該第二介電層之上，其中該閘^體 連接至該矽化擴散區，而避免與其他金屬層相互連接。核 導電層可以包括鎢、姑或是鈦。 在另外其他的方法中，圖案化該犧牲介電層以曝光該導 電層的一部分的步驟，可以包括以使用該介電層為一光罩 本紙張尺度適财sS家規格(21()χ297公幻6 ·------ 1239096
的方式’保護該保護層的一第二部分使不致矽化的步驟， 並進一步包括在矽化後將該犧牲介電層去膜及將該導電層 的第一部分去膜的步驟。該導電層的第二部分可以包括一 第二部分，其接觸該基板的一部分，並進一步包括將該導 電層的第三部分及與該第三部分接觸之基板退火，以形成 一矽化物結的步驟。該方法可以進一步包括的步騾有，形 成一中間位準介電層於該閘堆疊與該矽化擴散區上，並於 琢内介電層上形成金屬層，其中該閘導底連接至該矽化括 區，而避免與其他金屬層相互連接。 一根據本發明之半導體裝置，其具有一電晶體交叉耦合 於一相同位準中，包括具有一閘堆疊形成於其上之半導 體，該閘堆疊包括-閘導體。一保護介電層形成於該間堆 疊之垂直表面上。該保護介電層包括一水平部分、從與該 基板接觸之閘堆疊向外延伸。一第一擴散區形成於該閘堆 疊的一第一邊上、位於該保護介電層之水平部分上。一直 接搭接線形成於該保護介電層上。該直接搭接線將該第一 擴散區與該閘導體連接於半導體之相同位準上。 在其他之具體實施例中，該直接搭接線較佳為包括矽化 鎢、矽化鈷或矽化鈦。該裝置可以包括一第二擴散區形成 於閘堆疊之-第二邊上。該第二邊在該第_邊對面，而且 該第一與該第二擴散區與該閘堆疊形成一電晶體。該裝置 可以包括一中間位準介電層，形成於該電晶體之上： 本發明之各目#、特徵與妤處將從以下具體實施例之詳 細說明來闡明，其與以下所附之圖式連用。 本紙張尺歧用^ @國家標準(CNS) Μ規格(加χ 29?公董^ 1239096
1239096 A7 B7 五、發明説明（6 ) 裝置100之部分剖面視圖。裝置100可以包括一半導體記憶 體裝置，如一靜態隨機存取記憶體裝置、一動態隨機存取 記憶體裝置或其他記憶體裝置。裝置100也可以包括一嵌入 式記憶體裝置、一邏輯裝置或是其他半導體裝置。裝置100 包括一基板102，例如，一單晶矽基板。閘堆疊106係以圖 案化與蝕刻導電層來形成。該等導電層可以包括，例如， 摻雜之多晶矽107及/或一金屬矽化物105，例如，矽化鎢。 閘堆疊106較佳為包括一保護介電層108。在一較佳具體實 施中，介電層108可以包括一氮化物，如氮化梦。保護介電 層108從閘堆疊106—頂表面110至少一部分被移除，以提供 於其中之導電層的接達（access)。保護介電層108較佳為覆蓋 閘堆疊106的垂直牆。保護介電層108在與基板102接觸之部 分109、從閘堆疊106水平向外延伸。部分109可以在離閘堆 # 106約為100 nm之處、向外延伸一段約為5 nm的距離。保護 介電層108提供閘堆疊106與基板102間一直接埋入式搭接線 的改良之轉移。在單晶矽S i基板102及多晶矽105的閘堆疊 106間尖銳的角落都被消除了。該等角落的轉移為影響該直 接搭接線可靠度之一重要因數。尖銳的角落或轉移可以造 成生產量的降低。還好，本發明使用部分109提供轉移，以 將基板102至閘堆疊106轉移區間的敏感度降低。此大大地 改良了可靠度。 擴散區104 (或是以104’虛線表示以示該擴散區之一替換方 案）形成在基板102中，例如，離子植入法。擴散區104可以 形成於一閘堆疊106旁邊甚或是於其下。擴散區104 (或是 __^___ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1239096 A7 B7 五、發明説明（ 104’）可以包括一源或漏區，如在此項技藝中所熟知。 在清潔一表面111之後，一導電層112、較佳為一可以形 成矽化物之金屬’如鎢、鈷或是鈦，形成於閘堆疊1〇6及擴 散區104 (或是1〇4’）上。導電層112接觸閘堆疊1〇6之一閘導體 以及在區104中之基板102。導電層112可以包括一約在5nm至 50 nm間的厚度。沉積一犧牲介電層113，例如，氮化鈦，以 保護導電層112不致氧化。 在任何抗餘劑圖案化之前，導電層n2及層113形成於閘 堆$ 106上。否則，不完全之閘導體抗蝕劑去膜或是過多之 抗蝕劑去膜都會出問題。此將引起可靠度的問題，結果使 結構之產量發生危機。 參考圖2，一抗蝕劑層116沉積於閘堆疊1〇6上，並圖案化 以曝光犧牲介電層113之一部分。抗蝕劑層116可以包括一 抗反射層（ARC) 118,以改良抗蝕劑曝光與顯影。抗蝕劑層 116可以包括一對紫外線敏感之光阻材料。由抗蝕劑層 移除（顯影）曝光之區域中，犧牲介電層113對導電層U2被選 擇移除。犧牲介電層113由頂表面11〇的一部分及鄰接閘堆 疊106之一區域（在擴散區1〇4之上）被移除較佳。犧牲介電層 113的移除較佳的進行方式為使用一蝕刻步驟，其對抗蝕劑 層m與導電層112具選擇性，如一 SC1(如一氨氧化氨/過& 化氫落液）蝕刻處理。使用介電層113以形成一光罩，為該 saHdde(如自動對準之矽化物）處理用以線Z 碎化物結的-部分，於以下說明。使用層議於== 明之石夕化處理中罩住該結構之部分。 i紙張尺度適财關家標準(CNS) A4規格(21GX297公羞厂—------- 1239096 A7
夕參考圖3，抗蝕劑層116被去膜。進行_silyiati〇n處理，其 將碎沉積於導電層112之曝光部分（導電層ιΐ2有部分未被犧 牲介電層113覆蓋）。可以使用一，，冷，，處理或是一”熱，，處理 以進行si的沉積。在冷處理中，Si以約在攝氏2〇度與4〇〇 度間的溫度進行沉積，接著進行一快速熱退火（rta)。該 RTA驅使Si進入導電層112，而該導電層112之金屬被驅使進 入基板102,以形成結114(11如與11413)。在熱處理中，〜以 約在攝氏400度與7〇〇度間的溫度進行沉積，接著並沒有進 行:快速熱退火（RTA)。該RTA或是矽的熱沉積將矽驅使進 入導電層112,而該導電層112之金屬被驅使進入基板1〇2, 以形成結114與一直接埋入式搭接線12〇。過多之矽累積從 所有的表面使用’如一濕蚀刻步驟來去膜。 直接埋入式搭接線120及結Π4已矽化，如圖4中所示。在 一較佳具體實施中，直接埋入式搭接線12〇及結114包括鈷 的矽化物（如二矽化鈷）、鈦的矽化物、鎢的矽化物或是其 他矽化物。 參考圖4，犧牲介電層U3 (圖2)被移除，曝露導電層U2 (圖2)剩餘部分。該導電層ι12剩餘之部分，其過去以犧牲 介電層113來保護不致silyitation，現在以具選擇的方式移除 直接埋入式搭接線120、結114及保護介電層1〇8。此使得該 直接埋入式搭接線120與在閘堆疊106與結114a (及對應結114a 之擴散區104)相同位準相互連接。現在可以進行快速熱退 火（RTA)，以形成一較穩定並均勻之矽化物於直接埋入式 搭接線120與結114中。 ^張尺度國家標準(CNS) A4規格(210X297公爱)
裝 訂
線 1239096 A7 B7 五、發明説明（9 ) 參考圖5，一蝕刻停止層122的沉積可以進行於結114與閘 堆疊106上。姓刻停止層122較佳以一氮化物，如石夕的氮化 物形成。每一蝕刻停止層122可以在以下所說明之接觸形成 後之處理步驟中，被包括以保護該矽化物結構，如結114與 該直接埋入式搭接線120。 一介電層130沉積於閘堆疊1 06與結114上。介電層130被 使用為一接觸介電，經由其可以形成接觸。介電層130可以 包括一氧化物，如矽氧化物，或是玻璃，如硼磷矽化玻璃 (BPSG)或是類似的物質。在沉積介電層130之後，較佳為於 介電層130的上表面132進行一平坦化步驟。在一具體實施 例中，使用一化學機械研磨（CMP)處理來平坦化表面132。 表面132被使用以支持該半導體裝置之上結構。金屬線134 形成於該結構之上層。根據本發明，金屬線134可以直接路 由閘堆疊106與結114，因為已形成直接埋入式搭接線120 了。不必從閘堆疊106至金屬線134的接觸或是從金屬線134 至結114a的其他接觸，直接埋入式搭接線120提供一相同位 準相互連接，用以交叉耦合一以結114 (與擴散區104)與閘 堆疊106所形成之電晶體136。處理可以用如此項技藝所熟 知的方式繼續下去。 以提供直接埋入式搭接線120的方式，可以得到一區域增 益。以消除額外接觸之需要的方式，及提供金屬線直接路 由電晶體136上的方式，可以節省約10%到30%間的區域。此 允許半導體裝置較高記憶體細胞或是元件的密度，或是允 許記憶體細胞、電容器或其他的元件雖然體積較大，但仍 - -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 1239096 A7 ______ B7 五、發^^明（10—Γ '~' — -— 維持細胞密度。由於本發明之實行，隨機邏輯之區域密度 能夠增加。還有，也可以避免傳統接觸對不準的問題:二 為直接埋入式搭接線120在成形的過程中自動對準。傳統式 接觸的對不準問題的存在，是因為該等接觸必須要碰^ 與擴散區兩者。 本發明可以使用做為處理之選項，其可以併入一處理程 序中而不影響基本的處理。直接埋人式搭接線12()可以做為 處理<選項，與和鍛鑄技術不相容之傳統式局部相互連接 法相較，則更有利。在傳統之處理實行時，需要一特別、 分離處理資料庫。此舉不能使用工業標準設計之產品。 本發明包括進行於犧牲介電層113的處理步驟，該犧牲介 $層113覆蓋導電層112。對裝置參數沒有影響，如保護介 電fl〇8在閘堆疊觸邊橋上的寬度、淺渠溝隔離（奶）二他 或疋基板102在一活動區域（如結114)的品質。 現在已說明一種半導體裝置中相同位準接觸相互連接之 直接埋入式搭接線之方法與裝置（其僅為說明而已，無限 制本發明又意味），吾人應注意熟知此項技藝之人士可以 根據以上疋教導做修正與變化。應明白本發明的具體實施 例可以做變化但仍在本發明的範圍與精神之内。在此已依 專利法將本發明以細節及特質列出，意欲申請保護之部分 已於所附之申請專利範圍 内公開。
Claims (1)
- 1239096 _ —種用以形成—半導體裝置之4接搭接線的方法，包含 以下步驟： 形成一閘堆疊於一半導體基板上； 、形成保濩層於孩閘堆疊的邊牆上，該保護層在水平 万向延伸於鄰接該閘堆疊之半導體基板上； =成一導電層於該保護層之上，並與該閘堆疊之一閘 導to接觸，以及與形成於該半導體基板上、鄰接該閘導 體的一擴散區接觸； 形成一介電層於該導電層上； 圖案化該介電層以曝光一部分導電層，該導電層曝光 的部分包括於該閘導體之上一部分的導電層及鄰接該閘 導體一部分的基板；及 石夕化該等導電層曝光的區域，以在基板中形成一直接 埋入式之搭接線及一矽化之擴散區，該直接埋入式搭接 線將半導體裝置中相同位準之該閘導體與該擴散區電連 接。 2·如申請專利範圍第1項之方法，其中該矽化之步驟包括 沉積矽於該導電層之上。 3·如申請專利範圍第2項之方法，其中於該導電層之上沉 積石夕的步驟包括於約在攝氏2 0度與4 0 0度之間的溫度範 圍中之一冷沉積矽。 4·如申請專利範圍第3項之方法，其中該矽化之步驟包括 進行一快速熱退火（RTA)的步驟。 5·如申請專利範圍第2項之方法，其中於該導電層之上沉 -14 - 本紙張尺度適用中國國家標準⑴^^) A4規格(210X297公釐) 申请專利範園 f夕的步驟包括於約在攝氏4 〇 〇度與7 〇 〇度之間的溫度 範圍中之一熱沉積矽。 6·如申清專利範圍第!項之方法，其中圖案化該介電層以 曝光-部分導電層之步驟，包括保護該導電層之一第二 部分不致石夕化的步驟，其方式為使用該介電層為一光 罩，並進一步包含以下步騾··在矽化之後將該介電層去 膜；及將該導電層的第二部分去膜。 7. 如申請專利範圍第6項之方法，尚包含使用一快速熱退 火來將該半導體裝置退火的步驟。 8. 如申請專利範圍第6項之方法，其中該基板包括矽，而 4導電層的第二部分包括一第三部分（其接觸該基板的 一部分），並進一步包含一退火步驟，將該導電層的第 三部分及與第三部分接觸之基板的部分退火，以形成一 珍化的連結。 9. 如申叫專利範圍第1項之方法，尚包含以下步驟： 开久成一第二介電層於該閘導體及該石夕化擴散區上；及 形成金屬層於該第二介電層上，其中該閘導體與該石夕 化擴散區連接，而同時避免與其他金屬層相互連接。 10·如申請專利範圍第1項之方法，其中該導電層包括嫣、 鉛或是鈥其中之一。 11· 一種形成半導體裝置之直接埋入式搭接線的方法，包含 以下的步驟： 提供一矽基板； 於基板上形成一閘堆疊，該閘堆疊包括在垂直表面上 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) D8 六、申請專利範圍 .的一保護介電層，.該保護介電層包括從與該基板接觸的 閘堆疊向外延伸之一水平部分； 形成一導電層，該導電層能夠與該閘堆疊的閘導體接 觸以及鄰接在該保護介電層水平部分之上的該閘堆疊的 基板被發化； 於該導電層上形成一犧牲介電層； 圖案化該犧牲介電層以曝光該導電層之一部分，該導 電層曝光的部分包括該導電層於與該閘導體接觸的閘堆 疊之上的一部分，以及鄰接該閘堆疊層、位於該保護介 電層的水平部分上之基板的一部分；及 石夕化該導電層之曝光區，以形成一直接埋入式的搭接 線、延著該保護介電層上之閘堆疊上，以及於一矽擴散 區、位於鄰接該保護介電層的水平部分之上的閘堆疊之 該基板的一部分上，該直接埋入式的搭接線將在半導體 裝置相同位準中之該閘導體與該矽化擴散區電連接。 12·如申請專利範圍第1丨項之方法，其中矽化的步驟包括沉 積矽於該導電層上的步驟。 13·如申請專利範圍第丨2項之方法，其中沉積矽於該導電層 上的步驟包括於約在攝氏20度與4 〇〇度的溫度範圍内之 —冷沉積矽。 - K如申請專利範圍第J 3項之方法，其中該石夕化之 進行一快速熱退火（RTA)的步驟。 ^ 15.如申請專利範圍第12項之方法，其中於該導電層之上沉 積矽的步驟包括於约在攝氏4〇〇度與7〇〇度的溫度範圍 -16-1239096 穴、申請專利範圍 内之一熱沉積石夕。. 4申π專利範圍第1 i項之方法，其中圖案化該犧牲介電 二以曝光邵分導電層之步驟，包括保護該導電層之/ 2二部分使不致矽化的步驟，其方式為使用該介電層為 一光罩，並進一步包含以下步驟： 在石夕化之後將該介電層去膜；及 將該導電層的第二部分去膜。 η.如申請專利範圍第16項之方法，尚包含使用一快速熱退 火來將該半導體裝置退火的步驟。 18·如申請專利範圍第16項之方法，其中該導電層的第二部 分包括一第三部分，其接觸該基板的一部分，並進一步 包含一退火步驟，將該導電層的第三部分及與第三部分 接觸之基板部分退火，以形成一矽化的連結。 19·如申請專利範圍第"項之方法，尚包含以下步驟： 形成一中間位準介電層於該閘堆疊及該矽化擴散區之 上；及 於該中間位準介電層上形成金屬層，其中該閘導體連 接於該矽化擴散區，同時避免與其他金屬層相互連接。 2〇·如申請專利範圍第i丨項之方法，其中該導電層包括鎢、 鈷或是鈦其中之一。 - 21· —種半導體裝置，其具有在一相同位準交又耦合之電晶 體，包含： 一基板’該基板具有一閘堆疊形成於其上，該閘堆疊 包括一閘導體； -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1239096 'Γ _ κ、申請專利範圍 A B c D 一保護介電層形成於該閘堆疊之垂直表面上，該保護 介電層包括一從該閘堆疊與該基板接觸之處向外延伸的 水平部分； 一第一擴散區，形成於位於該保護介電層的水平部分 之上遠閘堆®的一第一邊上；及 一直接搭接線，形成於該保護介電層之上，該直接搭 接線在該半導體裝置之一相同位準中，將該第一擴散區 與該閘導體連接。 22·如申請專利範圍第21項之裝置，其中該直接搭接線包括 砂化鎢、矽化鈷或是矽化鈦其中之一。 23·如申請專利範圍第2 1項之裝置，尚包含一第二擴散區， 形成於該閘堆疊的一第二邊上，該第二邊在該第一邊的 對面，該等第一與第二擴散區及該閘堆疊形成一電晶 體。 24.如申請專利範圍第2 1項之裝置，尚包含一中間位準介電 層，形成於該電晶體之上。 25·如申請專利範圍第2 4項之裝置，尚包含金屬層形成於該 内介電層上，該直接埋入式搭接線避免與該等金屬層相 互連接，其方式為提供該第厂擴散區與該閘導體於半導 體裝置一相同位準中的連接。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/598,790 US6365512B1 (en) | 2000-06-21 | 2000-06-21 | Method and apparatus for a direct buried strap for same level contact interconnections for semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TWI239096B true TWI239096B (en) | 2005-09-01 |
Family
ID=24396927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090114975A TWI239096B (en) | 2000-06-21 | 2001-06-20 | Method and apparatus for a direct strap for same level contact interconnections for semiconductor devices |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6365512B1 (zh) |
| EP (1) | EP1292979B1 (zh) |
| JP (1) | JP4047165B2 (zh) |
| KR (1) | KR100492109B1 (zh) |
| DE (1) | DE60139622D1 (zh) |
| TW (1) | TWI239096B (zh) |
| WO (1) | WO2001099183A2 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005063092B3 (de) * | 2005-12-30 | 2007-07-19 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einer Kontaktstruktur mit erhöhter Ätzselektivität |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4219529C2 (de) * | 1992-06-15 | 1994-05-26 | Itt Ind Gmbh Deutsche | Verfahren zur Herstellung von Halbleiterbauelementen in CMOS-Technik mit "local interconnects" |
| US5266156A (en) * | 1992-06-25 | 1993-11-30 | Digital Equipment Corporation | Methods of forming a local interconnect and a high resistor polysilicon load by reacting cobalt with polysilicon |
| DE4314906C2 (de) | 1993-05-05 | 1996-10-31 | Siemens Ag | Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte |
| JPH07106570A (ja) * | 1993-10-05 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07263544A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5543348A (en) | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
| JPH09181306A (ja) * | 1995-12-22 | 1997-07-11 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100258347B1 (ko) * | 1998-01-20 | 2000-06-01 | 윤종용 | 반도체 장치의 제조 방법 |
| JPH11284185A (ja) * | 1998-03-26 | 1999-10-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JPH11284184A (ja) * | 1998-03-26 | 1999-10-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
2000
- 2000-06-21 US US09/598,790 patent/US6365512B1/en not_active Expired - Lifetime
-
2001
- 2001-06-20 TW TW090114975A patent/TWI239096B/zh not_active IP Right Cessation
- 2001-06-21 DE DE60139622T patent/DE60139622D1/de not_active Expired - Lifetime
- 2001-06-21 KR KR10-2002-7017364A patent/KR100492109B1/ko not_active IP Right Cessation
- 2001-06-21 WO PCT/US2001/019876 patent/WO2001099183A2/en active IP Right Grant
- 2001-06-21 JP JP2002503935A patent/JP4047165B2/ja not_active Expired - Fee Related
- 2001-06-21 EP EP01948582A patent/EP1292979B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030040223A (ko) | 2003-05-22 |
| US6365512B1 (en) | 2002-04-02 |
| WO2001099183A3 (en) | 2002-05-16 |
| KR100492109B1 (ko) | 2005-06-02 |
| DE60139622D1 (de) | 2009-10-01 |
| WO2001099183A2 (en) | 2001-12-27 |
| EP1292979A2 (en) | 2003-03-19 |
| JP2003536275A (ja) | 2003-12-02 |
| JP4047165B2 (ja) | 2008-02-13 |
| EP1292979B1 (en) | 2009-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW518679B (en) | Method of manufacturing semiconductor device | |
| US5382832A (en) | Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding | |
| US6746911B2 (en) | Semiconductor device with stacked memory and logic substrates and method for fabricating the same | |
| US7501672B2 (en) | Method and structure for a self-aligned silicided word line and polysilicon plug during the formation of a semiconductor device | |
| US20060091468A1 (en) | Top and sidewall bridged interconnect structure and method | |
| JP4718021B2 (ja) | 半導体デバイスの製造方法。 | |
| JP2008078298A (ja) | 半導体装置及びその製造方法 | |
| KR100596489B1 (ko) | 금속배선을 갖는 반도체 장치 및 이의 제조방법 | |
| JP2923912B2 (ja) | 半導体装置 | |
| JPH08227938A (ja) | 半導体装置及びその製造方法 | |
| JP2000306860A (ja) | 半導体装置の製造方法 | |
| US7488630B2 (en) | Method for preparing 2-dimensional semiconductor devices for integration in a third dimension | |
| US6150266A (en) | Local interconnect formed using silicon spacer | |
| TW202139407A (zh) | 導電互連件及用於形成導電互連件之方法 | |
| KR20090036876A (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법 | |
| US7176096B1 (en) | Transistor gate and local interconnect | |
| TWI239096B (en) | Method and apparatus for a direct strap for same level contact interconnections for semiconductor devices | |
| US6090673A (en) | Device contact structure and method for fabricating same | |
| TW200308080A (en) | SRAM cell and method for fabricating the same | |
| JP4010425B2 (ja) | 半導体装置及びその製造方法 | |
| TW538437B (en) | Semiconductor device and method for manufacturing the same | |
| TW392298B (en) | Method of decreasing the resistance of buried layer structure and the structure completed by the same | |
| GB2381659A (en) | Contactless local interconnect process utilizing self-aligned silicide | |
| TW409299B (en) | Manufacturing method of local intercennections for lowering the contact resistance in DRAM circuits and reducing the number of masks during the process | |
| TWI225284B (en) | Method of using self-aligned metal silicide bridging to form interconnects |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |