KR20030040223A - 반도체 소자용 동일 레벨 컨택트 상호 접속에 대한다이렉트 매립 스트랩 방법 및 장치 - Google Patents
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Abstract
본 발명에 따른 반도체 소자용 다이렉트 매립 스트랩을 형성하는 방법 및 장치는 반도체 기판(102) 상에 게이트 스택(106)을 형성하는 단계와 게이트 스택의 측벽(108) 상에 보호층을 형성하는 단계를 포함한다. 보호층이 반도체 소자 중 게이트 스택에 인접하는 일부분 상에 수평으로(109) 연장된다. 도전층(112)은 보호층 상에, 게이트 스택 중 게이트 도전체(107)와 접촉하는 부분에 그리고 게이트 도전체에 인접하면서 반도체 기판 내에 형성된 확산 영역(104)과 접촉하는 부분에 형성된다. 유전층은 도전층 상에 형성되고, 유전층이 패터닝되어 도전층의 일부분을 노출시킨다. 도전층 중 노출된 부분은 도전층 중 게이트 도전체 상의 일부분과 기판 중 게이트 도전체에 인접한 일부분을 포함한다. 도전층의 노출된 영역이 실리사이드화되어 기판 내에 실리사이드 확산 영역(114) 및 다이렉트 매립 스트랩(120)을 형성한다. 다이렉트 매립 스트랩은 게이트 도전체를 반도체 소자 중 동일 레벨에 있는 확산 영역과 전기적으로 접속시킨다.
Description
반도체 산업에서 지금까지의 필요성은 수율을 유지하거나 증가시키면서 보다 고밀도로 집적된 칩을 제공하는 것이다. 예를 들어 정적 랜덤 액세스 메모리(static random access memory: SRAM) 셀과 같은 메모리 셀을 갖는 반도체 소자에 대하여 수율을 감소시키지 않으면서 가능한한 많이 셀 크기를 줄이기 위한 노력이 계속되었다. 메모리 셀에서 면적을 차지하는 하나의 요소는 인버터 사이의 교차 연결(cross coupling)이다. 인버터의 교차 연결은 트랜지스터의 소스 또는 드레인 영역을 트랜지스터의 게이트에 접속하는 것을 포함한다. 예를 들어 반도체 칩상에서와 같은 트랜지스터의 물리적인 배열에서, 이것은 소스/드레인 확산 영역이 게이트 도전체에 접속된다는 것을 의미한다.
게이트가 확산에 전기적으로 접속되어야 하므로, 확산에 대한 제 1 컨택트, 제 1 컨택트와 제 2 컨택트에 접속되는 상부 금속층 내의 금속 라인, 게이트 도전체에 접속되는 제 2 컨택트를 포함하는 전기적 링크가 제공된다. 이러한 접속 구조는 상부 금속층(예를 들어 Ml)에 도달하는 컨택트를 요구한다. 또한, 컨택트와 확산 영역은 리소그라피에 의해 형성되며, 그 크기를 증가시키기 위해 의도되어 영역 비용을 야기하는 공정 및 리소그라피에 의해 제한되는 디멘전을 포함한다.
그러므로 동일 레벨 상에 상호 접속을 제공하는 다이렉트 스트랩 및 그 제조 방법이 필요하였다. 또한 셀 크기를 감소시킬 수 있으면서 셀 상의 영역이 상부 금속 라인의 라우팅을 가능하게 할 수 있는 매립 스트랩에 대한 필요성이 존재하였다.
본 발명은 반도체 제조 공정에 관한 것으로서, 더욱 상세하게는 동일한 금속 레벨에서 상호접속을 만들기 위한 방법 및 장치에 관한 것이다.
첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 기술한다.
도 1은 본 발명에 따라 게이트 스택 상에 증착된 도전층을 도시하는 반도체 소자의 단면도이다.
도 2는 본 발명에 따라 게이트 스택 상에 패터닝된 희생 유전층을 도시하는 도 1에 따른 반도체 소자의 단면도이다.
도 3은 본 발명에 따라 도전층 중 다이렉트 매립 스트랩 부분의 실리콘 노출을 도시하는 도 2에 따른 반도체 소자의 단면도이다.
도 4는 본 발명에 따라 형성된 다이렉트 매립 스트랩과 확산 영역을 도시하는 도 3에 따른 반도체 소자의 단면도이다.
도 5는 본 발명에 따라 형성된 에칭 정지층, 레벨간 유전층, 금속층을 도시하는 도 4에 따른 반도체 소자의 단면도이다.
본 발명에 따라 반도체 소자용 다이렉트 매립 스트랩을 형성하는 방법과 장치는 반도체 소자 상에 게이트 스택을 형성하는 단계와 게이트 스택의 측벽 상에 보호층을 형성하는 단계를 포함한다. 보호층은 반도체 기판 중 상기 게이트 스택에 인접한 일부분 상으로 수평으로 연장된다. 보호층 상에, 게이트 스택의 게이트 도전체와 접촉하는 부분에 그리고 게이트 도전체와 인접하면서 반도체 기판 내에 형성된 확산 영역과 접촉하는 부분에 도전층을 형성한다. 도전층 상에 유전층을 형성하고, 유전층을 패터닝하여 도전층 중 일부분을 노출시킨다. 도전층 중 노출된 일부분은 도전층 중 게이트 도전체 상의 일부분과 기판 중 상기 게이트 도전체에 인접한 일부분을 포함한다. 도전층 중 노출된 영역을 실리사이드화하여 기판 내에 다이렉트 매립 스트랩과 실리사이드 확산 영역을 생성한다. 다이렉트 매립 스트랩은 게이트 도전체를반도체 소자 중 동일 레벨에 있는 확산 영역에 전기적으로 접속한다.
본 발명에 따라 반도체 소자용 다이렉트 매립 스트랩을 형성하는 또다른 방법은 실리콘 기판을 제공하는 단계, 기판 상에 게이트 스택을 형성하는 단계-게이트 스택은 수직 표면 상에 보호 유전층을 포함하고, 보호 유전층은 기판과 접촉하는 게이트 스택으로부터 바깥쪽으로 연장되는 수평 부분을 포함함-, 보호 유전층 중 수평 부분을 넘어 게이트 스택에 인접한 기판과 게이트 스택의 게이트 도전체와 접촉하는 실리사이드될 수 있는 도전층을 형성하는 단계, 도전층 상에 희생 유전층을 형성하는 단계, 희생 유전층을 패터닝하여 도전층 중 일부분을 노출하는 단계-도전층 중 노출된 일부분은 도전층 중 게이트 도전체와 접촉하는 게이트 스택 상의 일부분과 기판 중 보호 유전층의 수평 부분을 넘어 게이트 스택에 인접한 일부분을 포함함-, 도전층의 노출된 영역을 실리사이드화함으로써 보호 유전층의 수평 부분을 넘어 게이트 스택에 인접한 기판 상의 실리사이드 확산 영역과 보호 유전층 상에 게이트 스택을 따라 다이렉트 매립 스트랩을 형성하는 단계-다이렉트 매립 스트랩이 반도체 소자의 동일 레벨에 있는 실리사이드 확산 영역에 게이트 도전체를 전기적으로 접속함-를 포함한다.
다른 방법에서, 실리사이드화 단계는 도전층 상에 실리콘을 증착하는 단계를 포함한다. 도전층 상에 실리콘을 증착하는 단계는 약 20 ℃ 내지 약 400 ℃ 사이의 온도 범위에서 실리콘의 콜드 증착 및 급속 열적 어닐링을 수행하는 단계를 포함하거나 약 400 ℃ 내지 약 700 ℃ 사이의 온도 범위에서 실리콘의 핫 증착을 포함한다. 유전층을 패터닝하여 도전층 중 일부분을 노출하는 단계는 유전층을 마스크로 사용함으로써 도전층 중 제 2 부분을 실리사이드화되지 않도록 하는 단계를 포함할 수 있다. 본 발명에 따른 방법은 실리사이드화 이후에 희생 유전층을 스트립하는 단계 및 도전층의 제 2 부분을 스트립하는 단계를 포함할 수 있다. 또한 급속 열적 어닐링을 사용함으로써 반도체 소자를 어닐링하는 단계를 더 포함할 수도 있다. 기판은 실리콘을 포함할 수 있고, 도전층 중 제 2 부분은 기판 중 일부분을 접촉시키는 제 3 부분을 포함할 수 있으며, 기판 중 제 3 부분과 접촉하고 있는 일부분과 도전층의 제 3 부분을 어닐링함으로써 실리사이드 정션을 형성하는 단계가 포함될 수 있다. 본 발명에 따른 방법은 실리사이드 확산 영역과 다이렉트 매립 스트랩 상에 제 2 유전층을 형성하는 단계와 제 2 유전층 상에 금속층을 형성하는 단계를 포함할 수 있는데, 게이트 도전체가 다른 금속층과 상호접속되지 않으면서 실리사이드 확산 영역에 접속된다. 도전층은 텅스텐, 코발트, 티타늄 중 하나를 포함할 수 있다.
또다른 방법에서 희생 유전층을 패터닝하여 도전층 중 일부분을 노출하는 단계는 유전층을 마스크로서 사용함으로써 도전층 중 제 2 부분이 실리사이드되지 않게 하는 단계를 포함할 수 있고, 실리사이드 후에 희생 유전층을 스트립하는 단계와 도전층 중 제 2 부분을 스트립하는 단계를 더 포함할 수 있다. 도전층 중 제 2 부분은 기판 중 일부분과 접촉되는 제 3 부분을 포함할 수 있고, 도전층의 제 3 부분과 기판 중 제 3 부분과 접촉하고 있는 일부분을 어닐링하여 실리사이드 정션을 형성하는 단계를 더 포함할 수 있다. 본 발명에 따른 방법은 게이트 스택과 실리사이드 확산 영역 상에 레벨간 유전층을 형성하는 단계와 레벨간 유전층 상에 금속층을 형성하는 단계를 더 포함할 수 있는데, 게이트 도전체가 다른 금속층과 상호접속되지 않으면서 실리사이드 확산 영역에 접속된다.
본 발명에 따라 동일 레벨에서 상호 연결된 트랜지스터를 갖는 반도체 소자는 게이트 도전체를 포함하는 게이트 스택이 상부에 형성된 기판을 포함한다. 보호 유전층이 게이트 스택 상의 수직 측벽 상에 형성된다. 보호 유전층은 기판과 접촉하는 게이트 스택으로부터 바깥쪽으로 연장되는 수평 부분을 포함한다. 보호 유전층의 수평 부분을 넘어 게이트 스택의 제 1 사이드 상에 제 1 확산 영역이 형성된다. 보호 유전층 상에 다이렉트 스트랩이 형성된다. 다이렉트 스트랩은 반도체 소자의 동일 레벨 내에서 게이트 도전체에 제 1 확산 영역을 접속한다.
다른 실시예에서, 다이렉트 스트랩은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 중 하나를 포함한다. 소자는 게이트 스택의 제 2 사이드 상에 형성된 제 2 확산 영역을 포함할 수 있다. 제 2 사이드가 제 1 사이드와 대향하고, 제 1 확산 영역, 제 2 확산 영역 및 게이트 스택이 트랜지스터를 형성한다. 소자는 트랜지스터 상에 형성된 레벨간 유전층을 포함할 수 있다.
본 발명에 따른 전술한 목적, 특성 및 장점과 그밖의 다른 목적, 특성 및 장점은 첨부되는 도면을 참조하여 후술하는 도시적인 실시예의 상세한 기술로부터 명백하게 될 것이다.
본 발명은 반도체 제조 공정에 관한 것으로서, 더욱 상세하게는 동일 레벨에서 구성 요소를 접속하는 매립 스트랩을 포함하는 방법 및 장치에 관한 것이다. 예를 들어, 반도체 칩 상에 집적된 전계 효과 트랜지스터와 같은 교차 연결된 트랜지스터에서, 본 발명은 상부 금속층에 접속을 만들지 않으면서 트랜지스터의 확산 영역과 게이트 사이에 접속을 제공한다. 또한 트랜지스터의 소스/드레인용 확산영역 상에 또는 게이트 도전체 상에 통상적인 컨택트를 형성하지 않으면서 접속이 형성될 수 있다. 유리하게는 본 발명은 공정 그 자체에 대해 어떠한 영향을 미치지 않으면서 공정 순서에 선택적으로 추가되거나 배제될 수 있는 선택 사항이다.
첨부되는 다수의 도면을 통하여 유사한 참조 번호는 유사하거나 동일한 구성 요소를 나타내며, 먼저 도 1에서 반도체 소자(100)의 일부 단면도가 도시되어 있다. 소자(100)는 정적 랜덤 액세스 메모리 소자, 동적 랜덤 액세스 메모리 소자 또는 다른 메모리 소자와 같은 반도체 메모리 소자를 포함할 수 있다. 소자(100)는 또한 내장형 메모리 소자, 논리 소자 또는 다른 반도체 소자를 포함할 수 있다. 소자(100)는 예를 들어 단결정 실리콘 기판과 같은 기판(102)를 포함한다. 도전층을 패터닝하고 에칭함으로써, 게이트 스택(106)이 형성된다. 도전층은 예를 들어 도핑된 폴리실리콘(107) 및/또는 예를 들어 텅스텐 실리사이드와 같은 금속 실리사이드(105)를 포함할 수 있다. 게이트 스택(106)은 바람직하게는 보호 유전층(108)을 포함한다. 바람직한 실시예에서, 유전층(108)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 게이트 스택(106)의 상부 표면(110)의 적어도 일부분으로부터 보호 유전층(108)이 제거되어 자체 내부의 도전층에 액세스(access)를 제공한다. 바람직하게는 보호 유전층(108)이 게이트 스택(106)의 수직 측벽을 피복한다. 보호 유전층(108)은 일부분(109)에서 기판(102)과 접촉하고 있는 게이트 스택(106)으로부터 바깥쪽으로 수평 연장된다. 일부분(109)은 게이트 스택(106)으로부터 약 5 nm 내지 약 100 nm 의 거리만큼 바깥쪽으로 연장될 수 있다. 보호 유전층(108)은 게이트 스택(106)과 기판(102) 사이의 다이렉트 매립 스트랩을 위한 개선된 전이를제공한다. 게이트 스택(106)의 폴리실리콘(105)과 단결정 Si 기판(102) 사이의 뾰족한 모서리가 제거된다. 이 모서리 전이는 다이렉트 스트랩의 신뢰성에 영향을 미치는 중요한 요소이다. 뾰족한 모서리 혹은 전이가 높은 수율 손실을 초래할 수 있다. 유리하게는 본 발명이 일부분(109)을 사용함으로써, 기판(102)이 게이트 스택(106) 전이 영역에 덜 민감하게 하는 전이를 제공한다. 이렇게 함으로써 신뢰성을 상당히 향상시킨다.
확산 영역(104)(또는 확산 영역의 대체물을 도시하기 위해 이점쇄선으로 도시된 104')이 예를 들어 이온 임플란트에 의해 기판(102) 내에 형성된다. 확산 영역(104)이 게이트 스택(106)에 인접하여 또는 심지어 하부에 형성될 수 있다. 확산 영역(104 또는 104')이 종래 기술에 알려진 바와 같이 소스 또는 드레인 영역을 포함할 수 있다.
표면(111)을 클리닝한 후에, 바람직하게는 예를 들어 W, Co 또는 Ti와 같이 실리사이드를 형성할 수 있는 금속으로된 도전층(112)이 게이트 스택(106) 및 확산 영역(104, 104') 상에 형성된다. 유리하게는 도전층(102)이 영역(104) 내의 기판(102)과 게이트 스택(106)의 게이트 도전체를 접촉한다. 도전층(112)은 약 5 nm 내지 약 50 nm의 두께를 포함할 수 있다. 도전층(112)가 산화되지 않도록 예를 들어 TiN과 같은 희생 유전층(113)이 증착된다.
임의의 레지스트 패터닝을 하기 전에 게이트 스택(106) 상에 도전층(112) 및 층(113)이 형성된다. 이와는 달리, 게이트 도전체의 과도한 레지스트 스트립 또는 불완전한 레지스트 스트립에 기인하는 문제가 발생할 수 있다. 이는 구조에 대한수율 위험을 야기하는 신뢰성 문제를 일으킨다.
도 2를 참조하면, 게이트 스택(106) 상에 레지스트층(116)이 증착되고 패터닝되어 희생 유전층(113)의 일부분을 노출시킨다. 레지스트층(116)이 반반사층(antireflection layer)(118)을 포함하여 레지스트 노출 및 현상을 개선할 수 있다. 레지스트층(116)은 자외선에 민감한 포토레지스트 재료를 포함할 수 있다. 레지스트층(116)의 제거(현상)에 의해 노출된 영역 내에서 도전층(112)에 민감한 희생 유전층(113)이 제거된다. 바람직하게는 게이트 스택(106)에 인접한 (확산 영역(104) 상에 있는) 영역 및 상부 표면(110)의 일부분으로부터 희생 유전층(113)이 제거된다. 바람직하게는 예를 들어 SCI (예를 들어 암모늄 하이드록사이드/과산화수소 용액) 에칭 공정과 같이 레지스트층(116)과 도전층(112)에 선택적인 에칭 공정을 사용하여 희생층(113)이 제거된다. 유전층(113)을 사용하여 살리사이드 (예를 들어, 자기 정렬 실리사이드) 공정의 일부로서 마스크를 형성함으로써, 후술하는 바와 같이 다이렉트 스트랩 및 실리사이드 정션을 형성한다. 층(113)을 사용하여 후술하는 실리사이드 공정을 수행하는 동안 구조의 일부분들을 마스크한다.
도 3을 참조하면, 레지스트층(116)이 스트립되어 제거된다. 도전층(112)의 노출된 부분 (도전층(112) 중 희생 유전층(113)에 의해 피복되지 않은 부분) 상에 실리콘을 증착하는 실리레이션(silylation) 공정을 수행한다. "콜드" 공정 또는 "핫" 공정을 사용하여 Si를 증착할 수 있다. 콜드 공정에서는 약 20℃ 내지 약 400 ℃의 온도에서 Si가 증착된 후 급속 열적 어닐링(rapid thermal annealing: RTA)된다. RTA에 의해 Si가 도전층(112)로 이동하게 되고, 도전층(112)의 금속이 기판(102)으로 이동되어 정션(114)(114a 및 114b)을 형성한다. 핫 공정에서는 약 400 ℃ 내지 약 700 ℃의 온도에서 Si가 증착되며, 그 후에 급속 열정 어닐링(RTA)되지는 않는다. Si의 핫 증착 또는 RTA에 의해 Si가 도전층(112)으로 이동하며, 도전층(112)의 금속이 기판(102)으로 이동하여 정션(114) 및 다이렉트 매립 스트랩(120)을 형성한다. 예를 들어 습식 에칭 공정을 사용하여 모든 표면으로부터 과잉 실리콘 빌드업(buildup)이 스트립된다.
다이렉트 매립 스트랩(120) 및 정션(114)이 도 4에 도시된 바와 같이 실리사이드된다. 바람직한 실시예에서 다이렉트 매립 스트랩(120) 및 정션(114)은 코발트 실리사이드(예를 들어 CoSi2), 티타늄 실리사이드, 텅스텐 실리사이드 또는 다른 실리사이드를 포함한다.
도 4를 참조하면, 희생 유전층(113)(도 2)이 제거되어 도전층(112)(도 2)의 잔여 부분을 노출시킨다. 도전층(112) 중 희생 유전층(113)에 의해 실리레이션되지 않은 잔여 부분이 다이렉트 매립 스트랩(120), 정션(114) 및 보호 유전층(108)에 대해 선택적으로 제거된다. 이로 인해 유리하게는 게이트 스택(106) 및 정션(114a) (및 정션(114a)에 대응하는 확산 영역(104)) 사이의 동일 레벨 상호접속으로서 다이렉트 매립 스트랩(120)이 남게 된다. 금속 열적 어닐링이 수행되어 다이렉트 매립 스트랩(120) 및 정션(114) 내에 보다 안정되고 균일한 실리사이드를 형성할 수 있다.
도 5를 참조하면, 정션(114) 및 게이트 스택(106) 상에 에칭 정지층(122) 증착이 수행될 수 있다. 바람직하게는 실리콘 질화물과 같은 질화물로부터 에칭 정지층(122)이 형성된다. 예를 들어 컨택트 형성과 같이 후행하는 공정 단계를 진행하는 동안 예를 들어 정션(114) 및 다이렉트 매립 스트랩(120)과 같은 실리사이드 구조를 보호하기 위해 에칭 정지층(122)이 포함될 수 있다.
게이트 스택(106) 및 정션(114) 상에 유전층(130)이 증착된다. 유전층(130)을 컨택트 유전체로서 사용하는데, 컨택트 유전체를 통해 컨택트가 형성될 수 있다. 유전층(130)은 예를 들어 실리콘 산화물과 같은 산화물, 보로-포스포러스 실리케이트 유리(boro-phosphorous silicate glass: BPSG)와 같은 유리 또는 그 등가물을 포함할 수 있다. 층(130)을 증착한 후에 바람직하게는 층(130)의 상부 표면(132) 상에서 평탄화 공정이 수행된다. 일 실시예에서, 화학적 기계적 폴리싱(CMP) 공정을 사용하여 표면(132)을 평탄화한다. 표면(132)을 사용하여 반도체 소자용 상부 구조를 지지한다. 구조의 상부 층 내에 금속 라인(134)이 형성된다. 본 발명에 따라 다이렉트 매립 스트랩(120)이 형성되므로 게이트 스택(106)과 정션(114) 상에 금속 라인(134)이 직접 라우팅될 수 있다. 게이트 스택(106)에서 금속 라인(134)으로 연장되는 컨택트와 금속 라인(134)에서 정션(114a)으로 연장되는 또다른 컨택트 대신에, 다이렉트 매립 스트랩(120)이 게이트 스택(106)과 정션(114)(및 확산 영역(104))에 의해 형성된 트랜지스터(136)를 교차 연결하기 위한 동일 레벨 상호 접속을 제공한다. 종래 기술에 알려진 바와 같은 공정이 계속될 수 있다.
다이렉트 매립 스트랩(120)을 제공함으로써, 영역 이득을 얻는다. 추가적인 컨택트에 대한 필요성을 제거하고 트랜지스터(136) 상에 직접 라우팅하는 금속 라인을 제공함으로써, 약 10% 내지 약 30%의 영역 절감이 달성된다. 이로 인해 반도체 소자에 대해 더 큰 메모리 셀 또는 구성요소 밀도가 가능해지거나 또는 셀 밀도를 유지하면서 메모리 셀, 카패시터 또는 다른 구성요소들의 크기를 크게 할 수 있다. 본 발명에 따른 구현에 따라 랜덤 로직의 영역 밀도가 증가될 수 있다. 또한 다이렉트 매립 스트랩(120)이 형성 공정 동안에 자동적으로 정렬되므로 통상적인 컨택트에 대한 오정렬(misalignment) 문제를 유리하게 피할 수 있다. 통상적인 컨택트가 게이트와 확산 영역에 다 접촉되어야 하므로, 통상적인 컨택트에서는 본질적으로 오정렬 문제가 발생한다.
본 발명을 공정 선택으로 사용할 수 있으므로, 기저 공정에 영향을 미치지 않고 공정 시퀀스에 삽입할 수 있다. 주조(foundry) 기법과 양립할 수 없는 통상적인 국부 상호 접속 접근보다는 공정 선택으로서 구현되는 다이렉트 매립 스트랩(120)이 유리하다. 통상적인 공정을 구현하기 위해서는 특별한 별개의 공정 라이브러리가 필요하다. 이때문에 인더스트리 표준 설계에서 제조품을 사용하는 것이 금지된다.
본 발명은 도전층(112)을 피복하는 희생 유전층(113) 상에서 수행되는 공정 단계를 포함한다. 게이트 스택(106)의 측벽에 대한 보호 유전층(108)의 폭과 같은 소자 파라미터, 얕은 트렌치 격리(shallow trench isolation: STI) 디봇 또는 활성 영역(예를 들어 정션(114))에서 기판(102) 질에 영향을 미치지 않는다.
(예시적으로 제시되지만 제한적으로 제시되지 않는) 반도체 소자용 동일 레벨 컨택트 상호 접속에 대한 다이렉트 매립 스트랩 방법 및 장치에 대한 바람직한 실시예를 기술하면서, 전술한 설명을 토대로 당업자가 변형하거나 수정할 수 있음을 주목한다. 그러므로 첨부되는 청구범위에 의해 정의된 바와 같이 본 발명의 범위와 정신에 속하는 한 개시된 본 발명의 특별한 실시예에 변화가 있을 수 있음을 이해해야한다. 그러므로 특허법에 의해 요구된 바와 같이 구체적으로 특정하여 본 발명을 기술함으로써 특허권에 의해 보호되도록 의도되고 청구되는 청구항을 첨부한다.
Claims (25)
- 반도체 기판 상에 게이트 스택을 형성하는 단계,상기 게이트 스택의 측벽 상에 보호층을 형성하는 단계-상기 보호층이 상기 반도체 기판 중 상기 게이트 스택에 인접한 일부분 상으로 수평 연장됨-,상기 보호층 상에 상기 게이트 스택의 게이트 도전체와 접촉하면서 상기 게이트 도전체와 인접하는 상기 반도체 기판 내에 형성된 확산 영역과 접촉하는 도전층을 형성하는 단계,상기 도전층 상에 유전층을 형성하는 단계,상기 유전층을 패터닝하여 상기 도전층 중 일부분을 노출시키는 단계-상기 도전층 중 노출된 상기 일부분은 상기 도전층 중 상기 게이트 도전체 상의 일부분과 상기 기판 중 상기 게이트 도전체에 인접한 일부분을 포함함-,상기 도전층 중 상기 노출된 영역을 실리사이드화하여 다이렉트 매립 스트랩과 실리사이드 확산 영역을 생성하는 단계-상기 다이렉트 매립 스트랩은 상기 게이트 도전체를 상기 반도체 소자 중 동일 레벨에 있는 상기 확산 영역에 전기적으로 접속함-를 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 1 항에 있어서,상기 실리사이드화 단계가,상기 도전층 상에 실리콘을 증착하는 단계를 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 2 항에 있어서,상기 도전층 상에 실리콘을 증착하는 단계가,약 20 ℃ 내지 약 400 ℃의 온도 범위에서 실리콘의 콜드(cold)) 증착을 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 3 항에 있어서,상기 실리사이드화 단계가,급속 열적 어닐링(rapid thermal anneal: RTA)을 형성하는 단계를 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 2 항에 있어서,상기 도전층 상에 실리콘을 증착하는 단계가,약 400 ℃ 내지 약 700 ℃ 의 온도 범위 내에서 실리콘의 핫(hot) 증착을 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 1 항에 있어서,상기 유전층을 패터닝하여 상기 도전층 중 일부분을 노출하는 단계가,상기 유전층을 마스크로 사용함으로써, 상기 도전층 중 제 2 부분을 실리사이드화되지 않도록 하는 단계를 포함하고,실리사이드화 이후에 상기 유전층을 스트립하는 단계,상기 도전층 중 상기 제 2 부분을 스트립하는 단계를 더 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 6 항에 있어서,급속 열적 어닐링을 사용함으로써 상기 반도체 소자를 어닐링하는 단계를 더 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 6 항에 있어서,상기 기판이 실리콘을 포함하고, 상기 도전층 중 상기 제 2 부분이 상기 기판의 일부분을 접촉시키는 제 3 부분을 포함하며, 상기 도전층 중 상기 제 3 부분과 상기 기판 중 상기 제 3 부분과 접촉하는 상기 일부분을 어닐링하여 실리사이드화 정션(junction)을 형성하는 단계를 더 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 1 항에 있어서,상기 게이트 도전체와 상기 실리사이드 확산 영역 상에 제 2 유전층을 형성하는 단계,상기 제 2 유전층 상에 금속층을 형성하되, 상기 게이트 도전체가 다른 금속층과 상호접속되지 않으면서 상기 실리사이드 확산 영역에 접속되는 단계를 더 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 제 1 항에 있어서,상기 도전층이 텅스텐, 코발트, 티타늄 중 하나를 포함하는반도체 소자용 다이렉트 스트랩 형성 방법.
- 실리콘 기판을 제공하는 단계,상기 기판 상에 게이트 스택을 형성하는 단계-상기 게이트 스택은 수직 표면 상에 보호 유전층을 포함하고, 상기 보호 유전층은 상기 기판과 접촉하는 상기 게이트 스택으로부터 바깥쪽으로 연장되는 수평 부분을 포함함-,상기 보호 유전층 중 상기 수평 부분을 넘어 상기 게이트 스택에 인접한 상기 기판과 상기 게이트 스택의 게이트 도전체와 접촉하면서 실리사이드될 수 있는 도전층을 형성하는 단계,상기 도전층 상에 희생 유전층을 형성하는 단계,상기 희생 유전층을 패터닝하여 상기 도전층 중 일부분을 노출하는 단계-상기 도전층 중 상기 노출된 일부분이 상기 기판 중 상기 보호 유전층의 상기 수평 부분 상의 상기 게이트 스택에 인접한 부분과 상기 도전층 중 상기 게이트 도전체와 접촉하는 상기 게이트 스택 상의 일부분을 포함하는 단계,상기 도전층의 상기 노출된 영역을 실리사이드화하여 상기 보호 유전층의 상기 수평 부분을 넘어 상기 게이트 스택에 인접한 상기 기판 상의 실리사이드 확산 영역과 상기 보호 유전층 상의 상기 게이트 스택을 따라 다이렉트 매립 스트랩을 형성하되, 상기 다이렉트 매립 스트랩이 상기 반도체 소자의 동일 레벨에 있는 상기 실리사이드 확산 영역에 상기 게이트 도전체를 전기적으로 접속하는 단계를 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 11 항에 있어서,실리사이드화 단계가 상기 도전층 상에 실리콘을 증착하는 단계를 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 12 항에 있어서,상기 도전층 상에 실리콘을 증착하는 단계가,약 20 ℃ 내지 약 40 ℃ 사이의 온도 범위에서 실리콘의 콜드 증착을 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 13 항에 있어서,실리사이드화 단계가급속 열적 어닐링을 수행하는 단계를 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 12 항에 있어서,상기 도전층 상에 실리콘을 증착하는 단계가,약 400 ℃ 내지 약 700 ℃ 사이의 온도 범위에서 실리콘의 핫 증착을 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 11 항에 있어서,상기 희생 유전층을 패터닝하여 상기 도전층 중 일부분을 노출하는 단계가,상기 유전층을 마스크로 사용함으로써 상기 도전층 중 제 2 부분을 실리사이드화되지 않도록 하는 단계를 포함하고,실리사이드화 이후에 상기 희생 유전층을 스트립하는 단계,상기 도전층의 상기 제 2 부분을 스트립하는 단계를 더 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 16 항에 있어서,급속 열적 어닐링을 사용함으로써 반도체 소자를 어닐링하는 단계를 더 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 16 항에 있어서,상기 도전층 중 상기 제 2 부분이 상기 기판 중 일부분을 접촉시키는 제 3 부분을 포함하고,상기 기판 중 상기 제 3 부분과 접촉하고 있는 상기 일부분과 상기 도전층의 상기 제 3 부분을 어닐링하여 실리사이드 정션을 형성하는 단계를 더 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 11 항에 있어서,상기 게이트 스택과 상기 실리사이드 확산 영역 상에 레벨간 유전층을 형성하는 단계,레벨간 유전층 상에 금속층을 형성하되, 상기 게이트 도전체가 다른 금속층과 상호접속되지 않으면서 상기 실리사이드 확산 영역에 접속되는 단계를 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 제 11 항에 있어서,상기 도전층이 텅스텐, 코발트, 티타늄 중 하나를 포함하는반도체 소자용 다이렉트 매립 스트랩 형성 방법.
- 게이트 도전체를 포함하는 게이트 스택이 상부에 형성된 기판,상기 게이트 스택 상의 수직 측벽 상에 형성되고, 상기 기판과 접촉하는 상기 게이트 스택으로부터 바깥쪽으로 연장되는 수평 부분을 포함하는 보호 유전층,상기 보호 유전층의 상기 수평 부분을 넘어 상기 게이트 스택의 제 1 사이드 상에 형성된 제 1 확산 영역,상기 보호 유전층 상에 형성되며 상기 반도체 소자의 동일 레벨 내에서 게이트 도전체에 상기 제 1 확산 영역을 접속하는 다이렉트 스트랩을 포함하는동일 레벨에서 교차 연결된 트랜지스터를 갖는 반도체 소자.
- 제 21 항에 있어서,상기 다이렉트 스트랩이 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 중 하나를 포함하는동일 레벨에서 교차 연결된 트랜지스터를 갖는 반도체 소자.
- 제 21 항에 있어서,상기 게이트 스택의 제 2 사이드 상에 형성된 제 2 확산 영역을 더 포함하되, 상기 제 2 사이드가 상기 제 1 사이드와 대향하고, 상기 제 1 확산 영역, 상기 제 2 확산 영역 및 상기 게이트 스택이 트랜지스터를 형성하는동일 레벨에서 교차 연결된 트랜지스터를 갖는 반도체 소자.
- 제 21 항에 있어서,상기 트랜지스터 상에 형성된 레벨간 유전층을 더 포함하는동일 레벨에서 교차 연결된 트랜지스터를 갖는 반도체 소자.
- 제 24 항에 있어서,상기 레벨간 유전층 상에 형성된 금속층을 더 포함하되, 상기 반도체 소자의 상기 동일 레벨에 있는 상기 게이트 도전체와 상기 제 1 확산 영역 사이에 접속을 제공함으로써 상기 금속층에 상기 다이렉트 매립 스트랩이 상호접속되는 것을 피하는동일 레벨에서 교차 연결된 트랜지스터를 갖는 반도체 소자.
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