TWI236733B - Method to fabricating flash device - Google Patents

Description

五、發明說明（1) 發明領域： 本發明與一種分離式 gated Hash device)有關，特决閃曰記一隐體元▲件（SPUt、 層（tunnel ing oxide)厚产之八疋種可调整穿隧氧化 法，以便可同時增加元件又的之抹刀= ㈣⑽元件製作方 化（programing)速率，且降低 erasing)速率與程式 會，而增加元件的使用壽命。-、卩曰於牙隨氧化層的機 發明背景： I1逍著資訊科技不斷的發展 品快速的推陳出新，也驅使：二：“各式各樣的電子產 具有更快的執行4度與更強的電子& <牛’往往需要 積體電路時，a會定義相备曰：作功能。其中’在設計 電子元件儲存資料的的記憶體元件’以便增加 記憶體（dm)或靜能存用的m件’如動態存取 妒，豆* I a/ 、:存取θ己憶體（SRAM)等等揮發性記憶 失。/曰、 .、點為當電源關閉時，所儲存之資料將完全消 料的ΐ'置，ί ϋ某些需要在電源關閉•，仍可保留輸入資 丨τ’ ’便需使用非揮發性的記憶體元件。 =讀記憶體(_)、可程式 可^ _β抹除可程式唯讀記憶體（epr〇m)、電子玎抹除 一 ^式唯t買記憶體（EEPR0M)、與快閃記憶體等等...記憶體 疋’以便在電源中斷後仍可長時間保留輸入的資料。 1236733 五、發明說明（2) '~" ； 請參照第一圖，該圖所顯示即為典型的分離式閘極快 · 閃記憶體元件（SPLIT-GATED FLASH)10。其中，此FLASH元 - 件1 〇具有形成於半導體底材1 2中的汲極區域1 4與源極區域 1 6。並且，位於汲極區域丨4與源極區域丨6間的半導體底材 12 ’可作為此FLASH元件10的通道區域（channel region )。此外’一浮置閘極（fl〇ating ^&1^)18位於通道區域與 源極區域1 6的上方，並且以一閘極氧化層2 〇與半導體底材 1 2隔開。至於，在浮置閘極1 §的外表面，則分別製作了一 氧化區塊22與穿隧氧化層（tunnel ing 〇xide)24，以便包 _ 覆整個浮置閘極1 8，並使其與上方的控制閘極2 6產生絕緣 效果。 值得注意的，在製作氧化區塊22的程序中，浮置閘極 1 8的邊角會產生上麵的尖端，以便在進行抹除程序時，位 於浮置閘極1 8中的電子，可輕易的由此尖端進行放電。另 外’形成於浮置閘極1 8表面的穿隧氧化層2 4，並會沿著半 導體底材12的表面，延伸至汲極區域14，而覆蓋住上述的 通道區域，以避免作為字語線（WOrd line)使用的控制閘 極2 6，直接與半導體底材1 2接觸。 當此FLASH元件1〇欲進行程式化程序時，可維持汲極 區域14於低電壓（例如1V)，且維持控制閘極

1236733 五、發明說明（3) 使上述通道區域產生具有高能量的熱電子（h〇t electr〇ns )°如此，這些熱電子可穿透上述閘極氧化層2 〇，而陷獲 (^trap)於浮置閘極1 8之中。並且，由於浮置閘極丨8週圍被 氧化材料所隔離，是以可有效的捕獲與保有電子，而使此 F L A S Η元件1 〇產生程式化的效果。相對地，當要進行抹除 私序時’則可在控制閘極2 6上施加高電壓（約1 3 V )，且維 持及極區域1 4與源極區域1 6於電位〇 ν。如此，可使浮置閘 極1 8中所捕獲的熱電子，經由其邊角的尖端部份，穿透上 述穿隧氧化層24，再經由控制閘極26流出，而使此FLASH 元件1 0產生抹除化的效果。 一般而言，為了提昇FLASH元件10進行抹除程序的速 度，可將穿隧氧化層24的厚度降低，以便位於浮置閘極22 中的電子’能更容易由浮置閘極22的尖端，穿過穿隧氧化 層24，而流入控制閘極26。並且，當穿隧氧化層24的厚度 較低時’亦可減少進行抹除程序中，電子陷於穿隧氧化層 24内的機會，而達到提高FLASH元件10使用壽命的目的。曰 但值得注意的是，當穿隧氧化層24的厚度太薄時，將會使 源極區域/浮置閘極間的耦合比率彳⑶叩丨ing i〇)降 低，而大幅減低FLASH元件1 0進行程式化的速度。並且， 對位於通道區域與控制閘極2 6間的穿隧氧化層2 4而言，亦 可能由於厚度太薄而無法有效產生絕緣隔離的效果，進而 導致FLASH元件1〇產生穿透崩潰（pUnch through)。

1236733 五、發明說明（4) 換吕之，對位於浮置閘極18其尖端部份的穿隧氧化層 ，而言’當其厚度愈低時’在進行抹除程序子^ 會，幅提高’而增加了抹除速•，並減低了電 子心後於穿随氧化層243中的機會。至於，對位於 蛋 J1 供的穿隧氧化層24“言，當其厚度愈高時，則可 :穿Ξί二Λ’▲對位於控制閘極26與半導體底材12間 牙隧虱化層24c而吕，當其厚度較高時，可 在移除程序中，施加於控制閘極26上的高/穿 隧氧化層24c，而使元件產生崩潰。 貝牙了牙 發明目的及概述： 本發明之目的在提供一插制七 體元件之方法。 種I作刀離式閘極FLASH記憶 本發明之再一目的在提供—種可 (erasing)速率與程弋抹除 製作方法。”工Pr〇gramming)速率之FLASH元件 本發明之另一目的Λ担处 ' 法，以便降低浮置問極= 元件嶋 穿隨電子陷於氧化材料中：ηπ广而減少 使用壽命。 9 且k南此FLASH元件的 1236733

::“、了 -種製作分離式閘極快閃記憶體元 T f。百先’开)成閘極氧化層於半導體底材上表面 成夕晶矽層於閘極氧化層上表面’再形成氮化矽層於夕T 矽層上表面 '然後’蝕刻氮化矽層以形成開口圖案：：曰曰 露出部份多晶碎層上表s。並且，進行熱氧化程序3 氧化區塊於多晶石夕層上表面。接¥，在移除氮 =成 可使用氧化區域作為㈣罩冪，冑多晶碎層進 ^後’ 定義出浮置閘極於半導體底材上，其中 』，而 並具有向上凸起的尖端結構。隨後，形成穿^氧化=邊角 導體底材上，以均勻的覆蓋浮置閘極、 '於半 =與半導體底材之表面。#塗佈一材隨= 上表面，卩完全覆蓋住氧化區塊、浮置閘極：：：層 層，其中材料層並具有一平坦的上表面，並且盥 2 γ Μ刻選擇比*。然後，對材料層進^ ”序’ i至材料層之上表面’低於尖 止擇：： 於尖端結構上方之穿隨氧化層與鬼：曝 可使用材料層作為蝕刻罩冪，對曝露之 接者， 行選擇性蝕刻程序，以便減少部份穿隧氧：二層進 :除材料層後’可定義控制閘極於穿随氧化；2。在 中，控制閘極覆蓋於部份浮置閘極 曰表面.。其 底材上表面。接著，進行離子佈植程^ ,且，伸至半導體 於鄰接浮置閘極之半導體底材中。並進 > =疋義源極區域 以定義；及極區域於鄰接控制閘極之半導二:植程序，

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1236733 五、發明說明（7) 6 0 0至65 0 °C，且壓力約在〇.3至〇.6托耳之間。並且，為了 提高所形成多晶矽層54的導電性，亦可在多晶矽沉積反應 中’直接進行同步摻雜（in-situ d〇ping)程序，或是在沉 積程序完成後，再進行離子植入而將摻質加入多晶矽層54 中在較佳貫施例中，此多晶石夕層5 4的厚度約為8 〇 〇至 1 2 0 0埃，且較佳的厚度可控制在丨〇 〇 〇埃左右。 接著，在多晶矽層54上沈積上述氮化矽層56。豆中， 氮,矽層56可使用各種適當的製程來沈積，例如可則吏用 大程序進行沈積。並且，形成氮化條6的 。在較佳實施例中，製造氮切層 龍3，Ν2，Ν20 等等。 2 ¥；^SlH2Cl2， 隨後，如第 m π\ r 〇 ” ’ 仕鼠化石夕層5 6上塗你一亦阳思 開口圖案 冪，對_ 晶矽層5 4 化矽層5 e 可用來定 圖，在移 化區塊6 C 材料會沿 58，並藉著利用光罩進行微影製程，而定義出 先阻層

=阻層58中。再使用此光阻層58作為姓刻罩 =來的氮化石夕層56進行姓刻程序，直到抵達多 ;面。如此’可將上述開口圖案轉移至氮 外’所曝露出來的部份多晶矽層5 f π製作的浮置間極結構。接著，請參照四 光阻層58後，可進行一埶氧 少 口圼♦ 々 …、乳化反應，而形成氢 曝路的多晶矽層54上表面。发由山从"成乳 具中，由於氧化矽

1236733 五、發明說明（8) 矽層56與多晶矽層54的接面，產生侵入擴張的現象。 觀。成的，化區塊60，會具有如圖中所示的核桃狀外 „ 八，此氧化區塊6〇的厚度’大約在1〇〇〇至14〇〇埃 間，且較佳的厚度可維持在1 200埃左右。 、 體底姑/n Γ第，圖，在製作出氧化區塊6 0後，可移除半導 庠- 的氮化矽層5 6。例如，可使用反應離子蝕刻程 氧二ΓΓ移"著，利用上述 導體底#50上。並中而疋義洋置閘極55於半 S ·「w "N 在飯刻夕日日石夕層5 4時，可選擇 殘餘的多晶矽層，將 λ在蝕刻転序完成後， 兩側的邊角上：合幵d置閘極55使用。並且，在其 行工 曰形成向上凸起的尖角。 請參照第六圖，接荖可來+ 底材5。上，且均勾的覆氧化層62於半導體 閑極氧化層52表面上。一二、浮置閘極55、與 高溫氧化裎^ 、又而5 ，此穿隧氧化層62可使用 製作ΪΪ Γ穿：法、或化學氣相沉積來加以 間，較ii厚Κ =化層62的厚度約在15。至4。0埃之 式程序（spin-on)，而塗佈一 …、後，再進灯旋塗 九阻層64於半導體底材50

第12頁 1236733 五、發明說明（9) 上，且完全的覆蓋任沒罢μ』p 層62。其中’此光阻層6心5大與穿隨氧化 :面……覆蓋住氧化區塊6 = ^ 然後，如第七圖戶斤 ， 直至抵達浮置閘極55 1 ;,、、 ☆要=層64進行回蝕刻程序， 隧氧化層62。#中，；止’而曝露出部份的穿 術，來控制此回蝕刻二 无'知的蝕刻終點偵測技 ;】尖：部份的穿隨氧I層序 先阻層64約具有_至_埃〜序 接著，如繁 \固 _ 刻罩冪，對曝露出：J ;餘的光阻層64作為钱 隨氧化ί=::ί以 150埃間。同樣的，對、，孚w二:厚甘度減少而控制於50至 層62a而言，就 f x、尖端部份的穿隧氧化 移除部份穿隨氧化H會/為Λ刻程序而減少。其中，在 力:以製作。例Γ，τ將;:導戈渴㈣ 尖端部份的以氧化層62厚度的目的。如：： 極55側壁的部：；:厚度縮減的同時，位於浮置閑田 上表面的部份穿i = =62b由以及位於半導體底材5。 保護’因此其；；少於受到殘餘光阻㈣的

第13頁 1236733 五、發明說明（10) ，在此實施例中，雖然是使用光 層64，但在實際的應用中，並不 之，由於此光阻層64在此處主要 的钱刻罩冪，是以在實際操作 有餘刻選擇性差異的其它材料， 的光阻層6 4。在較佳實施例中， 穿隧氧化層62的材料，而使兩者 另外，可應用厚度約1 0 0 0至 取代上述光阻層64，而塗佈於穿 用上述的回蝕刻程序，對BARC材 露出尖角部份上方的氧化區塊6〇 此外，要特別強調的 阻材料來構成此處的光阻 限於使用光阻材料。換言 是應用作為穿隧氧化層6 2 中，祇要是與氧化材料具 白可加以應用而取代上述 可以藉著選擇光阻層64與 間具有5 : 1的蝕刻選擇比c 1500埃的BARC材料層，來 隧氧化層62上表面。並使 料層進行移除程序，而曝 與部份穿隧氧化層62。 請參照 殘餘的光阻 上。其中， 略是由浮置 上表面。並 1 ine)使用( 成一多晶碎 制閘極6 6的 於半導體底 化層6 2移除 第九圖，在回蝕曝露的穿隧氧化層62後，可將 層64移除。再定義控制閘極66於半導體底材5〇 此控制閘極66位於穿隧氧化層62的上方，且約 閘極55的中央部份’向左沿伸至半導體底材5〇 且，此控制閘極66亦可作為字語線（¥〇1(1 ，一般而言，在製作此控制閘極66時，可先形 層於穿隧氧化層62上，再使用微影製程定義控 ㈣而形成°在完成了控制閘極66後，可將位 材50上表面，且未被控制閘極66覆蓋的穿隧氧 。接著，可藉著使用離子佈植程序，依序定義

第14頁 1236733 五、發明說明（11) 出鄰接於浮置閘極55下方的源極區域68，以及鄰接於控制 閘極6 6側邊的汲極區域7 〇。 要特別說明的，在進行離子佈植程序，而摻入定義源 極的摻質後，會再進行一熱回火程序，以便植入的摻質可 進行側向擴散，而形成圖中所示的源極區域68。對照於第 九圖，所形成的源極區域6 8會由於側向擴散作用，而延伸 至浮置問極55下方的半導體底材5〇中。並且，其邊緣的位 置，大約在浮置閘極55的中央部份。然&，在定義出源極 區域68後，、可再進行另一道離子佈植程序，而定義出圖中 的汲極區域70。如此一來，可在半導體底 需的FLASH元件1〇〇。 衣π 所 化屏寻注:的’由於位在浮置問極55尖端部份的穿隧氧 的^ a。日^過一迢回蝕的程序，因此其厚度將可大幅 子的5穿呶J1:來’在浮置閘極55經由尖端部*，進行電 ' w日^，會有效的提昇整個flash元件進行抹除 的機: 穿隨動作日寺，其陷獲於氧化材料中 而使整俯⑽元件的使用壽命延 的部份穿隨氧化層62a其厚度的可電拉路::十…上述 物程序的時間，而降=:者=回，氧化 抹除程序中可1 υ埃左右。此時，在進行 了以將mi極66的電壓，由原本的13V附近 1236733 五、發明說明（12) 拉低至10V以下’而達到減低元件消耗功率的目的。 同時，對於浮置閘極55側壁上的部份穿隧氧化声 而言，將不會受到上述穿隧氧化層62a的影響。因此9，复 厚度可根據元件的需要，而維持所需的尺寸。如此，" 量源極/浮置問極的耗合比率後，可維持’考 進打程式化（programming)的速率。並且，對位於件 極66與半導體底材50間的部份穿隧氧化層62。而二工=， 可根據所需來沉積，而避免施加於控制閘極上、厚古 電壓，產生貫穿崩潰（punch through)之現象。 ^ 制放另外丄要f別說明的是’在目前的積體電路製程中， 二i，穿隧氧化層66的步驟’亦同時用來沉積^導體；1 ，其匕南電壓M0S元件（附圖中並未顯示）的閘極氧體底 ，對這些高電壓M0S元件而言，其閘極 二 f有較大的厚度，以便承受施加於閉 ^主要 …在製作上述穿随氧化層66時，其厚度d:換 :二：：然而’過高的厚度會使得msH元件在而進扶:向 化紅序日守速率大幅的降低。因&，在傳統 丁抹除 中，往往會面臨取捨的問題。 I 、—電路製作 件具有較厚的開極氧化層，抑U要 快的抹除速度。然而，在使 件具有較 ^ ^ ^ t MM0S ^ # ^ # ^ # 1236733 五、發明說明（13) 由回蝕而減低浮置閘極其尖端部份的穿隧氧化層厚度，而 達成有效提昇抹除速度之目的。 本發明雖以一較佳實例闡明如上，然其並非用以限定 本發明精神與發明實體，僅止於此一實施例爾。對熟悉此 領域技藝者，在不脫離本發明之精神與範圍内所作之修 改，均應包含在下述之申請專利範圍内。

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圖式簡單說明 精由以下详細之描述結合所附圖卞 上述内容及此項發明之諸多優點，其中· 將可輕易的了解 第 圖為半導體晶片之截面 成於，導體底材上2FLASH元件； 第二圖為半導體晶片之截面 閘極氧化層、多晶矽層、與氮化 驟； ^ 第三圖為半導體晶片之截面 光阻層定義開口圖案於氮化矽層 ^ 第四圖為半導體晶片之截面 氧化區塊於多晶石夕層上表面之步 ^ 第五圖為半導體晶片之截面 洋置閣極於半導體底材上之步驟 办第六圖為半導體晶片之截面 牙隱氧化層與光阻層於半導體底 >第七圖為半導體晶片之截面 刻光阻層之步驟； 第八圖為半導體晶片之截面 刻曝露的穿隧氧化層之步驟；及 第九圖為半導體晶片之截面 控制閘極、源極區域、與汲極區 ® ’顯示根據傳統技術形 圖’顯示根據本發明沉積 石夕層於半導體底材上之步 圖’顯示根據本發明使用 中之步驟； 圖，顯示根據本發明製作 驟； 圖，顯示根據本發明定義 圖，顯示根據本發明形成 材上之步驟； 圖，顯示根據本發明回餘 圖’顯不根據本發明回名虫 圖’顯示根據本發明定義 域之步驟。

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Claims (1)

1236733 六、申請專利範圍 1 * 一種製作分離式閘極快閃記憶體元件之方法，該 方法至少包括下列步驟： 形，浮置W極於半導體底材上，其中該浮置閘極是以 一間極氧化層而與該半導體底材隔開，且在該浮置閘極上 表面具有一氧化區塊，該浮置閘極兩側邊角並具有向上凸 起的尖端結構； ☆形成穿隧，化層於該半導體底材上，以均勻的覆蓋該 子置問極、該氧化區塊、該閘極氧化層與該半導體底材之 表面；

形成一材料層於該半導體底材上，其中該材料層上表 =低於該尖端結構，而曝露出位於該尖端結構上方之 陡氧化層與該氧化區塊； # 化Μ使用该材料層作為蝕刻罩冪，對曝露之部份該穿隧氧 匕層進行回姓刻程序，以便減少該部份穿隧氧化層之厚 移除該材料層； 定義控制閘極於 極覆蓋於部份該浮置 表面； 該穿隧氧化層上表面，其中該控制閘 閘極上方，且延伸至該半導體底材上 以定義源極區域於鄰接該浮置閘 以定義汲極區域於鄰接該控制閘

進行離子佈植程序， 極之該半導體底材中；且 進行離子佈植程序， 極之該半導體底材中。

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六、申請專利範圍 置門1如中請專利範圍们項之方法，其中在製作上述浮 置閘極日守，更包括下列步驟： 形成閘極氧化層於該半導體底材上表面； 形成多晶矽層於該閘極氧化層上表面； 幵> 成氮化石夕層於該多晶砂層上表面； 钱刻該氮化矽層以形成開口闰安 并通+山w、 晶矽層上表面· y驭開口圖案，並曝路出部份該多 面 進仃熱氧化程序以形成該氧化區塊於該多晶矽層上表 移除該氮化矽層；且 刻 使用該氧化區域作為蝕刻罩冪，對該多晶矽層進行韻 而定義出該浮置閘極。 3如申請專利範圍第2項之方法，其中進行上述熱氧 厗：兮：製作該氧化區塊時’該氧化區塊會沿著該氮化矽 二二，夕晶矽層之介面產生侵入擴張，而使該氧化區 有核桃狀外觀。 4 ·如申請專利範圍第1項之方法，其中在形成上述材 ^㈢於該半導體底材上的步驟之前，該穿隧氧化層具有厚 度約為1 5 0埃至4 0 0埃間。 ^如申請專利範圍第1項之方法，其中被上述材料層 所覆盍之部份該穿隧氧化層具有厚度約為15〇至4〇〇埃間。

1236733 六、申請專利範圍 述材料層是 選自包含BARC及1光^^材圍料:其中上 9·如申請專利範圍第工項之方法， 層時，更包括下列步驟： ”甲衣作上述材料 塗佈該材料層於該半導體底材上，以％ 氧化層、該氧化區塊、該浮置 广王i盍该牙隧 該材料層並具有一平坦的：極且與该間極氧化層，其中 對該材料層進行回蝕刻程序， 高度為止，以便曝露出部份該穿隧展達该尖端結構之 構高於該材料層之上表面。 θ ’並使該尖端結 10.如申請專利範圍第g項之方法， ' 藉著旋塗式程序塗佈在該半導體底材上’，、中該材料層是 1述穿隧氧 11·如申請專利範圍第1項之古 〜乃法，其中

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化層的回蝕步驟是使用濕蝕刻程序 12.如申請專利範圍第丨項之方法 化層的回蝕步驟是使用乾蝕刻程序。/ 其中上述穿隧 種製作分離式閘極快閃記憶體元件 丁 n .u ^ . 1 方法至少包括下列步驟 形成間極氧化層於該半導體底材上表面· 形成^晶矽層於該閘極氧化層上表面；， 形成氮化矽層於該多晶矽層上表面；， 飯刻該氮化矽層以形成開 并s + , 晶石夕層上表面； 战開σ圖案，並曝露出部份該 進行熱氧化程序以形杰# * 面； ^成δ亥乳化區塊於該多晶矽層上

移除該氮化石夕層； 區塊作為钱刻罩冪，對該多晶石夕層進行極兩:::閑極於半導體底材上，其中該浮置 極兩側邊角亚具有向上凸名 二〇起的尖端結構形成穿隨乳化層於兮主彳曾_ 、、主罢μ枕巧#几二^ °玄+導體底材上’以均勻的覆蓋主工 ^ 4閘極氧化層與該半導體底材 衣曲；

塗佈一材料層於該冑 該氧化區塊、該浮置聞極 並具有一平坦的上表面； 隨氧化層上表面，以完全覆蓋住 與该閘極氧化層，其中該材料層

第22頁 1236733 申請專利範圍 對4材料層進行第一次回姓刻程 上表面，低於該尖端結構為止，而曝兩 =f材料層之 上方之該穿隧氧化層與該氧化區塊·；、各 、、孩大端結構 使用該材料層作為蝕刻 ▲ ’ 化層進行第二次回蝕刻 幂，對曝路之部份該穿隧氧 之厚度； 以便減少該部份穿隧氧化層 移除該材料層； ^義控制閘極於該穿隨氧 極覆蓋於部份該浮置閘炻μ Τ ® /、甲d ί工制閘 表面· 閘柽上方，且延伸至該半導體底材上 進行離子佈植程序 極之該半導體底材中；且 進行離子佈植程序 極之該半導體底材中。 以定義源極區域於鄰接該浮置閘 以定義汲極區域於鄰接該控制閘 14·如申請專利範圍第1 3項之方法，其中上述之材料 層為與穿隧氧化層蝕刻選擇比大於5之材料。 15·如申請專利範圍第1 3項之方法，其中上述料層是 選自包含BARC及光阻材料的族群之一。 ， 16.如申請專利範圍第1 3項之方法，其中被上述材料 層所覆蓋之部份該穿隧氧化層，在進行該第二次回蝕刻程 序後，具有厚度約在1 5 〇埃至4 0 0埃間。

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一_ —— 六、申請專利範圍 17.如申請專利範圍第13項之方法，其中被上述材料 層曝露之部份該穿隧氧化層’在進行該第二次回蝕刻程序 後’會具有約5 0至1 5 0埃之厚度。 ，該記憶體包含下列 方，且以閘極氧化層 閘極的兩端邊角具有 、该浮置閘極、與部 该浮置閘極的二尖端 為介於約50至150 為介於約150至400 表面，且該控制閘極 浮置閘極側邊的該半 ’且鄰接於該穿隧氧 ’且由该浮置閘極下 種分離式閘極快閃 元件 浮置閘極，位於一半導體底材上 與tr亥半導體底材相隔開，其中該浮置 向上凸起的尖端結構； 氧化區塊，位於該浮置閘極上方 穿隧氧化層，其位於該氧化區塊 份該半導體底材之外表面，其中位於 結構之間的部份該穿隧氧化層之厚度 埃，其他部份的該穿隧氧化層之厚^ 埃； 又 控制閘極，位於該穿隧氧化層上 氧化區塊的中央部位沿伸；該 導體底材上方； 區域’位於該半導體底材中 化層的邊緣；及 古f ^區域，位於該半導體底材中 方，朝者遠離該汲極區域的方向沿伸

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