TWI233121B - Semiconductor memory device having partially controlled delay locked loop - Google Patents

Description

1233121 玖、發明說明： 本申π書笪告對韓國專利申請序號2〇〇2_5163〇之優先 裱，其在韓國智慧財產局中，2002年8月29日申請，其之揭 示因參考在此全部加入·· 【發明所屬之技術領域】 本發明與一半導體裝置相關，且更特定地，與具有部份 打開或關閉之一延遲鎖定迴路之半導體記憶體裝置相關。 【先前技術】 叙來說，利用一延遲鎖定迴路以接收由一外部來源所. 產生惑外部時脈訊號，且反應，以輸出一具有如該外部時 脈訊號相同相位之一内部時脈訊號。在許多操作模式中操 作之…半導體圮憶體裝置，例如，一DDR SDRAM(雙倍資 料速率同步動態隨機存取記憶體），在回應該延遲鎖定迴路 ，鎖定時間和操作速度值時，為了減少在該半導體記憶體 裝置中《電流消耗，-延遲鎖定迴路可被打開或關閉。 當一 DDR SDRAM首先被打開時，在一預定時間之後，該 延遲鎖定迴路之相位與一外部時脈訊號同步。之後，當： 裝置被置於一關電模式時，4 了減少該半導體記憶體装置 之電流消耗，該延遲鎖定迴路可被關閉。 隨後，假如該延遲鎖定迴路再次打開，該延遲鎖定迴路 之輸出訊號之相位必須再次與該外部時脈訊號之相位同 步。然而’需要花時間將該延遲鎖定迴路之訊號之相位斑 該外部時脈訊號之相位同步。因此，對於為了減少謗半導 體記憶體裝置之電流消耗，自由地將該延遲鎖定迴路打門 87329 1233121 或關閉係為困難的且不足鈞的。 為了解決上面描述的問題，提 一、、 存一操作延遲鎖定迴路之同步資訊以在關閉前，儲 如該延遲鎖定迴路被關閉且之後再a 4卩、、去下，即使假 時脈訊號相同相位之該延遲：打：’具有與-外部 儲存之同步資訊可以很快地輸内：訊號可使用該 並不需要重複當首先打開所執行之該初始二=疋= 此可減少需要同步該延遲鎖定迴路所需的時間。王" 然而，即使在該上述情況中，哕 屮邙啼、方^ μ l述鎖定迴路之内部輸 出訛唬之產生可根據該延遲鎖定 結—的、^ 设路又操作頻率由該延遲 鎖疋迴路心自我延遲而被限制 p a 因此’孩延遲鎖定迴路之 操作必須仍然根據該半導體記憶 控制。 q迁裝置<許多操作模式而 此外’細應該半導體記憶體以之操作模式，打開或 關閉该延遲鎖定迴路之情況下，該延遲鎖定迴路之全部部 份可被打開或關閉。然而’因為該延遲鎖定迴路之-些部 份不需要被打開或關閉’全部打開或關閉不需要地增加該 半導體記憶體裝置之電流消耗。 【發明内容】 =發明提供一半導體記憶體震置’其具有根據該半導體 «己丨思心衣置之操作模式部份地打開或關閉之延遲鎖定迴 路。 根據本务明之一觀點，提供包括—延遲鎖定迴路和一控 制訊號產生器之一半導體記憶體裝置。 87329 1233121 該控制訊號產生器反應用於選擇該半導體記憶體裝置之 操作模式之複數個，例如第一至第五模式選擇訊號，產生 一第一控制訊號和一第二控制訊號，以部份地打開或關閉 該延遲鎖定迴路。 假如該第一控制訊號或該第二控制訊號被啟動時，該第 一或第二控制訊號所施加之該延遲鎖定迴路之一部份被關 閉。假如該第一訊號或該第二訊號被撤銷時，該第一或第 一控制机號所施加之該延遲鎖定迴路之一部份被打開。 假如該第一模式選擇訊號被啟動時，僅有該第二控制訊 號被啟動。叙如该第二模式選擇訊號被啟動時，該等第一 和第二控制訊號被撤銷。假如該等第三至第五模式選擇訊 唬至少其一被啟動時，該第一和第二控制訊號被啟動。 違控制訊號產生菇包括一第一 NQR閘，用於在該第三至 第五模式選擇訊號上執行一 N〇R操作、一第二N〇R閘，用 於在该第二和第四模式選擇訊號上執行一 N〇R操作、一第 三NOR閘，用於在該第五和第一模式選擇訊號上執行一 n〇r 掭作、一第四NOR閘，用於在該第二和第三N〇R閘之輸出 上執行一NOR操作、一第五N〇R閘，用於在該第一 n〇r閘 和孫第二模式選擇之輸出執行一 N〇R操作以輸出該第一控 制A唬、以及一第六N〇R閘，用於在該第四n〇r閘和該第 二模式選擇訊號之輸出執行一 N 〇 R操作以輸出該第二控制 訊號。 假如居第模式選擇訊號被啟動時，該半導體記憶體裝 置係在i動關電模式，假如該第二模式選擇訊號被啟動 87329 1233121 時，該半導體記憶體裝置係在一主動等待模式，假如該第 二模式選擇訊號被啟動時，該半導體記憶體裝置係在一預 先充電模式，假如該第四模式選擇訊號被啟動時，該半導 體記憶體裝置係在一預先充電關電模式，假如第五模式選 擇訊號被啟動時，該半導體記憶體裝置係在一自我重新更 新模式。 根據本發明之另一觀點，提供包括一延遲鎖定迴路、一 杈式選擇訊號產生器以及一控制訊號產生器之一半導體記 憶體裝置。 該模式選擇訊號產生器回應用於控制該半導體記憶體裝 置之控制訊號，產生第一至第五模式選擇訊號，以選擇該 半導體記憶體裝置之操作模式。 該控制訊號產纟ϋ回應㈣一 i第五模式選擇訊號產生 -第-控制訊號和-第二控制訊號以部份打開或關閉該延 遲鎖定迴路。 假如这第二至第五模式選擇訊號至少其一被啟動時，該 等第一和第二控制訊號兩者都被啟動。假如該第一模式選 擇訊號被啟動時，僅有該第：控制訊號被啟動。假如該第 二模式選擇訊號被啟動時，該等第一和第二控制訊號被撤 銷。 該延遲鎖定迴路包括—輸入緩衝器、一第一延遲單元、 一第一延遲早疋、一輸出單元、以及一補償回饋單元。 孩輸入緩衝器接收—外部時脈訊號。該第-和第二延遲 單元將從該輪入緩衝器所輸出之訊號之相位與一預定内部 87329 1233121 時脈訊號之相位比較，而回應該比較結果，延遲該輸入緩 衝器之輸出訊號。該等第一和第二延遲單元串聯地彼此連 接。 μ輸出單元接收從該第二延遲單元所輸出之一訊號，而 輸出該接收之訊號。該補償回饋單元延遲該第二延遲單元 <輸出訊號於如由輸出單元延遲該第二延遲單元之輸出訊 號ι相同時間而輸出該延遲之訊號為該内部時脈訊號。 假如孩等第一控制訊號和該第二控制訊號被啟動時，該 輸入緩衝器、 该等第一和第二延遲單元、該輸出單元、以 及琢補償回饋單元全部被關閉。假如該第一控制訊號和第 一控制訊號被撤銷時，該輸入緩衝器、該等第一和第二延 遲單元、 該輸出單元以及該補償回饋單元全部被打開。 该担制訊號產生器包括一 第五模式選擇訊號上執行一 於在該第三和第四模式選擇 二NOR閘，用於在該第五和 假如僅有該第二控制訊號被啟動時，該第二延遲單元、 4輻出單疋以及該補償回饋單元被關閉，而該輸入緩衝器 和邊第—延遲單元全部被打開。假如僅有該第二控制訊號 被，動時’孫第一延遲單元、該第二延遲單元、該補償回 饋早疋、以及該輸出單元被關閉而該輸入緩衝器被打開。 一第一NOR閘，用於在該第三至

87329 1233121 制訊號、以及一第六NOR閘，用於在該第四N〇R閘和該第 二模式選擇訊號之輸出執行一 NOR操作以輸出該第二控制 訊號。 假如該第一模式選擇訊號被啟動時，該半導體記憶體裝 置係在一主動關電模式，假如該第二模式選擇訊號被啟動 時，該半導體記憶體裝置係在一主動等待模式，假如該第 三模式選擇訊號被啟動時，該半導體記憶體裝置係在一預 先充電模式，假如該第四模式選擇訊號被啟動時，該半導 體記憶體裝置係在一預先充電關電模式，假如第五模式選 擇訊號被啟動時，該半導體記憶體裝置係在一自我重新更 新模式。 该操作控制訊號包括一 /cs(晶片選擇）訊號、一 /CAS(列 位址激發）訊號、一/RAS(行位址激發）訊號、一/WE(寫入致 能）訊號、以及一 CKE(時脈致能）訊號。 【實施方式】 本發明將參考隨附圖式而更完全地描述，其中顯示本發 明 < 較佳具體實施例。當相同參考號碼在多於一個圖式中 出現時，其表示相同元件。 嘲圖1係為根據本發明之一第一具體實施例之一半導體記憶 &裝置之方塊圖’以及圖2係為圖1之控制訊號產生器之詳 細概要圖； 如圖1和2中所顯示，根據本發明之該第一具體實施例之 、半導體圮憶體裝置1〇〇包括一控制訊號產生器i 1〇和一延 遲鎖定迴路120。 87329 -12- 1233121 该控制A號產生态1 1 0產生一第一控制訊號CtrlS 1和一 第二控制訊號CTRLS2，其回應用於選擇該半導體記憶體裝 置100之泎多選擇操作模式的第一至第五模式選擇訊號3p、 3N、2N、2P以及6R，以部份地打開或關閉該延遲鎖定迴路 120。該延遲鎖定迴路12〇分成複數個區塊，例如，一第一 區塊130和一第二區塊140等等。 省第一至第五模式選擇訊號3p、3N、2N、2p以及6R回應 用於控制該半導體記憶體裝置1〇〇之操作之操作控制訊號 (未顯示）以選擇該半導體記憶體裝置1〇〇之操作模式。 更特定地，假如該第一模式選擇訊號3p被啟動時，該半 導體記憶體裝置100係在一主動關電模式。假如該第二模式 選擇訊號3N被啟動時，該半導體記憶體裝置1〇〇係在一主動 等待模式。假如該第三模式選擇訊號2^被啟動時，該半導 體屺fe體裝置100係在一預先充電模式。假如該第四模式選 擇訊號被2P被啟動時，該半導體記憶體裝置1 〇〇係在一預先 充電關電模式。假如該第五模式選擇訊號从被啟動時，該 半導體記憶體裝置100係在一自我更新模式。 假如該第一模式選擇訊號3p被啟動時，僅有該第二控制 訊號CTRLS2被啟動。假如該第二模式選擇訊號3N被啟動 時’該等第一和第二控制訊號CtrLS1*ctRLS2兩者都被 掀销。假如該等第三至第五模式選擇訊號2n、2P以及6R至 少其一被啟動時，該等第一和第二控制訊號CTRLS 1和 CTRLS2兩者都被啟動。

如圖2所顯示，上述之控制訊號產生器11 0包括一第一 NOR 87329 -13- 1233121 閘NORl，用於在該第三至第五模式選擇訊號2N、2P以及6R 上執行一NOR操作、一第二NOR閘NOR2，用於在該第三和 第四模式選擇訊號2N和2P上執行一 NOR操作、一第三NOR 閘N0R3，用於在該第五和第一模式選擇訊號6R和3P上執行 一 NOR操作、一第四NOR閘N0R4,用於在該第二和第三NOR 閘N0R2和N0R3之輸出上執行一 NOR操作、一第五NOR閘 N0R5，用於在該第一NOR閘N0R1和該第二模式選擇3N之 輸出執行一 NOR操作以輸出該第一控制訊號CTRLS1、以及 一第六NOR閘N0R6，用於在該第四NOR閘N0R4和該第二 模式選擇訊號3N之輸出執行一 NOR操作以輸出該第二控制 訊號 CTRLS2。 假如該第一控制訊號CTRLS1或該第二控制訊號CTRLS2 被啟動時，該第一或第二控制訊號CTRLS1或CTRLS2所施 加之該延遲鎖定迴路12 0之一部份被關閉。進一步地，假如 該第一訊號或該第二訊號CTRLS1或CTRLS2被撤銷時，該 第一或第二控制訊號CTRLS1或CTRLS2所施加之該延遲鎖 定迴路120之一部份被打開。 此後，根據本發明之第一具體實施例，該半導體記憶體 裝置100之操作將參考圖1和2詳細地描述。 該半導體記憶體裝置100具有例如主動等待模式、主動關 電模式、預先充電模式、預先關電模式、以及自我重新更 新模式之許多操作模式。假如一電源供應電壓施加至該半 導體記憶體裝置100時，該半導體記憶體裝置100通過該預 先充電模式和主動等待模式且之後執行一讀取操作。在完 87329 -14- 1233121 成m讀取操作之後，該半導體記憶體裝置100回到該預先充 電模式。 在該半導體記憶體裝置100從在該預先充電模式下操作改 艾至在该主動等待模式下操作之前，該半導體記憶體裝置 100可以通過該自我重新更新模式或預先充電關電模式。進 一步地’該半導體記憶體裝置1〇〇可以從該主動等待模式移 至主動關電模式。 如上所描述，假如該第一模式選擇訊號3P被啟動時，該 半導體記憶體裝置100係在一主動關電模式。假如該第二模 式選擇訊號3N被啟動時，該半導體記憶體裝置1 〇〇係在一主 動等待模式。假如該第三模式選擇訊號21^被啟動時，該半 導體記憶體裝置1〇〇係在一預先充電模式。假如該第四模式 選擇訊號被2P被啟動時，該半導體記憶體裝置i 〇〇係在一預 先充電關電模式。假如該第五模式選擇訊號6R被啟動時， 該半導體記憶體裝置1 〇〇係在一自我更新模式。 在此，在該範例中，假如任何第一至第五模式選擇訊號 3P、3N、2N、2P和6R係為邏輯，’高，，，此表示這些模式選擇 訊號被啟動。參考圖2，如上所述，假如該第一模式選擇訊 號3P被啟動，僅有該第二控制訊號cTRLS2被啟動。假如該 第二模式選擇訊號3N被啟動時，該等第一和第二控制訊號 CTRLS1和CTRLS2被撤銷。假如該等第一至第五模式選擇U 訊號2Ν、2Ρ和6R至少其一被啟動時，該等第一和第二控制 訊號CTRLS1和CTRLS2兩者被啟動。 該控制訊號產生器110之一範例在圖2中顯示，然而，該 87329 1233121 控制訊號產生器110並不限制該特定具體實施例。 當操作在該半導體記憶體裝置1 00之該預先充電模式、該 預先充電關電模式、以及該自我重新更新模式中，該延遲 鎖定迴路120可以總是被關閉。當在該半導體記憶體裝置100 之讀取操作模式下，該延遲鎖定迴路120總是打開。當操作 在主動等待模式和主動關電模式下，如所需，該延遲鎖定 迴路120可被打開或關閉。 假如該第一或第二控制訊號CTRLS1或CTRLS2啟動時， 該第一或第二控制訊號CTRLS1或CTRLS2所施加之該延遲 鎖定迴路120之部份被關閉。進一步地，假如該第一或第二 控制訊號CTRLS1或CTRLS2撤銷時，該第一或第二控制訊 號CTRLS1或CTRLS2所施加之該延遲鎖定迴路120之部份被 打開。 假如該第一及第二控制訊號CTRLS1及CTRLS2皆啟動 時，該第一及第二控制訊號CTRLS1及CTRLS2所施加之該 延遲鎖定迴路之一子集或一部份被關閉。 因此，在下列情況下，該等第三至第五模式選擇訊號2Ν、 2Ρ以及6R任何其一指示在該半導體記憶體裝置1 00之分別該 預先充電模式、該預先充電關電模式、以及該自我重新更 新模式下操作，該等第一和第二控制訊號CTRLS1和CTRLS2 被啟動且該延遲鎖定迴路120之全部區塊可藉由施加該等第 一和第二控制訊號CTRLS1和CTRLS2至該延遲鎖定迴路120 之全部區塊而關閉。 假如該第一控制訊號CTRLS 1或該第二控制訊號CTRLS2 87329 -16- 1233121 再次撤銷時，該撤銷之第一控制訊號CTRLS 1或第二控制訊 號CTRLS2所施加之該延遲鎖定迴路120之區塊再次打開。 因此，在指示該半導體記憶體裝置1 〇〇之主動等待模式之 該第二模式選擇訊號3N被啟動之情況下，該等第一和第二 控制訊號CTRLS1和CTRLS2兩者被撤銷且藉由施加該被撤 銷之該等第一和第二控制訊號CTRLS1和CTRLS2至該延遲 鎖定迴路120之全部區塊，該延遲鎖定迴路120之全部區塊 再次被打開。 假如僅有該第二控制訊號CTRLS2被啟動，該啟動之第二. 控制訊號CTRLS2所施加之延遲鎖定迴路120之區塊被關 閉。 因此’在指示在該半導體1己憶體裝置1 〇 0之主動關電模式 操作之第一模式選擇訊號3P之情況下，該第二控制訊號 CTRLS2被啟動，而該延遲鎖定迴路120之一些區塊（即是， 連接至該CTRLS 1控制訊號之這些）保持打開，且該剩餘區 塊藉由施加該第二控制訊號CTRLS2至該延遲鎖定迴路120 之這些區塊而被關閉。 即疋’該延遲鎖定迴路12 0可藉由施加該第二控制訊號 CTRLS2至僅該延遲鎖定迴路12〇之區塊130、140之子集或 一部份而可以部份地關閉。 在本發明中’該延遲鎖定迴路120之哪個區塊被打開或關 閉之決足之發生係根據該等第一和第二控制訊號CtrlS 1和 CTRLS2所施力口之延遲鎖定迴路12〇之哪個區塊。因此，因 為該延遲鎖定迴路12〇可根據該半導體記憶體裝置1 〇〇之許 87329 -17- 1233121 多操作模式可被部份地打開成關閉，今* 、 J同及關闭碌+導體1己憶體裝置 100之消耗功率可被減少。 圖3係為根據本發明之—第二具體實施例之一半導體記憶 體裝置之一方塊圖。圖4顯示圖3之一部份控制延心定迴 路之m而圖5顯示圖3之部份控制延遲鎖定迴路 之一第二範例。 參考圖3，根據本發明之該第二具體實施例之—半導體記 憶體裝置300包括一延遲鎖定迴路32〇、—模式選擇訊號產 生器305以及一控制訊號產生器3 1 〇。 該模式選擇訊號產生器305回應用以控制該半導體記憶體 裝置300之操作的操作控制訊號，產生第一至第五模式選擇 訊號3P、3N、2N、2P以及6R以選擇該半導體記憶體裝置3〇〇 之操作模式。 該操作控制訊號包括一 /CS(晶片選擇）訊號、一 /cAs(列 位址激發）訊號、一/RAS(行位址激發）訊號、一/WE(寫入致 能）訊號、以及一 CKE(時脈致能）訊號。 該控制訊號產生器3 10回應該第一至第五模式選擇訊號 3P、3N、2N、2P以及6R產生一第一控制訊號CTRLS1和一 第二控制訊號CTRLS2以部份地打開或關閉延遲鎖定迴路 320 ° 更特定地，如上所述，假如該第一模式選擇訊號3p被啟 動，該半導體記憶體裝置300係在一主動關電模式。假如該 第二模式選擇訊號3N被啟動，該半導體記憶體裝置係在一 主動等待模式。假如該第三模式選擇訊號2N被啟動時，該 87329 -18- 1233121 半導體記憶體裝置300係在一預先充電模式。假如該第四模 式選擇訊號被2P被啟動時，該半導體記憶體裝置300係在一 預先充電關電模式。假如該第五模式選擇訊號6R被啟動時， 該半導體記憶體裝置300係在一自我更新模式。 假如該第一模式選擇訊號3P被啟動時，僅有該第二控制 訊號CTRLS2被啟動。假如該第二模式選擇訊號3N被啟動 時，該等第一和第二控制訊號CTRLS1和CTRLS2兩者被撤 銷。假如該等第三至第五模式選擇訊號2N、2P和6R至少其 一被啟動時，該等第一和第二控制訊號CTRLS1和CTRLS2 兩者被啟動。 該上述控制訊號產生器3 1 0包括，例如，如上面圖2所顯 示，一第一NOR閘NOR1，用於在該第三至第五模式選擇訊 號2N、2P以及6R上執行一 NOR操作、一第二NOR閘NOR2， 用於在該第三和第四模式選擇訊號2N和2P上執行一 NOR操 作、一第三NOR閘NOR3，用於在該第五和第一模式選擇訊 號6R和3P上執行一 NOR操作、一第四NOR閘NOR4，用於在 該第二和第三NOR閘NOR2和NOR3之輸出上執行一 NOR操 作、一第五NOR閘NOR5，用於在該第一 NOR閘NOR1和該 第二模式選擇3N之輸出執行一 NOR操作以輸出該第一控制 訊號CTRLS1、以及一第六NOR閘N0R6，用於在該第四NOR 閘NOR4和該第二模式選擇訊號3N之輸出執行一 NOR操作以 輸出該第二控制訊號CTRLS2。 參考圖4和5，延遲鎖定迴路400和500包括輸入緩衝器410 和510、第一延遲單元420和520、第二延遲單元430和530、 87329 -19- 1233121 輸出單元440和450、以及補償回饋單元45〇和55〇。 因為圖4和5之該等延遲鎖定迴路4〇〇和5〇〇具有相同結構 元件，圖4之延遲鎖定迴路4將在下列描述中詳細地討論。 該輸入緩衝器410接收一外部時脈訊號ECK。該等第—和第 二延遲單元420和430將該輸入緩衝器41〇所輸出之一訊號相 位與一預定内部時脈訊號ICK之相位比較，而回應該比較結 果’延遲該輸入緩衝器410之輸出訊號。該等第一和第二延 遲單元420和430串聯地彼此連接。 該輸出單元440從該地二延遲單元43〇接收一訊號，而輸 出該接收之訊號唯一輸出時脈訊號0UTCK。該補償回饋單 元450延遲該第二延遲單元430之輸出訊號於如由輸出單元 440延遲該第二延遲單元430之輸出訊號之相同時間而輸出 該延遲之訊號為該内部時脈訊號ICK。 饭如该弟'一控制訊號CTRLS 1和該第二控制訊號CTRLS2 被啟動時，該輸入緩衝器410、該等第一和第二延遲單元42〇 和430、該輸出單元440、以及該補償回饋單元450被關閉。 假如該第一控制訊號CTRLS1和第二控制訊號CTRLS2被撤 銷時，該輸入緩衝器410、該等第一和第二延遲單元420和 430、該輸出單元440以及該補償回饋單元450被打開。 在圖4中，假如僅有該第二控制訊號CTRLS2被啟動時， 該第二延遲單元430、該輸出單元440以及該補償回饋單元 450被關閉，而該輸入緩衝器410和該第一延遲單元420保持 打開。 在圖5中，假如僅有該第二控制訊號CTRLS2被啟動時， 87329 -20- 1233121 該第一延遲單元520、該第二延遲單元530、該輸出單元54〇、 以及該補償回饋單元550被關閉而該輸入緩衝器510保持打 開。 根據本發明之第二具體實施例之該半導體記憶體裝置3〇〇 之操作將參考圖3至圖5而詳細地描述。 圖3所顯示之半導體記憶體裝置300與圖1所顯示之半導體 記憶體裝置100比較起來尚包括該模式選擇訊號產生器 305 〇 該模式選擇產生器305回應用以控制該半導體記憶體裝置 3〇〇之操作的操作控制訊號，產生第一至第五模式選擇訊號 3P、3N、2N、2P以及6R以選擇該半導體記憶體裝置3〇〇之 挺作模式。如上所述，該等操作控制訊號包括一 /cs(晶片 選擇）訊號、一/CAS(列位址激發）訊號、一/RAS(行位址激 發）訊號、一/WE(寫入致能）訊號、以及一 CKE(時脈致能）訊 號。 热悉此技蟄的人士將了解指示該半導體記憶體裝置3〇〇之 操作狀態的第一至第五模式選擇訊號3P、3N、2N、2P和6R 如何藉由結合該等操作控制訊號/cs、/Cas、/RAS、/WE和 CKE所產生。因此，將不會在此描述。 因為圖3之控制訊號產生器3丨〇具有與圖2之控制訊號產生 洛110相同的電路組態，在本發明之該第二具體實施例中， 琢等第一至第五模式選擇訊號3p、3N、2N、2P和6R和該等 第一和第二控制訊號CTRLS1和ctRlS2之間的關係與本發 明之第一具體實施例中的相同。因此，將不會在此描述。 87329 -21 - 1233121 該延遲鎖定迴路320分成複數個區塊330、340等，以被部 份地打開或關閉。在此，該延遲鎖定迴路4〇〇和5〇〇可以包 括圖4和圖5所沒有顯示之額外元件。 該輸入緩衝器410接收該外部時脈訊號eck。該等第一和 第二延遲單元420和430將從該輸入緩衝器41〇所輸出之訊號 的相位與該預定内部時脈訊號ICK之相位比較且回應該比較 結果’延遲該輸入緩衝器41 〇之輸出訊號。該等第一和第二 延遲單元420和430串聯地彼此連接。 每個該等第一和第二延遲單元42〇和43〇可以包括，例如， 包括在一般延遲鎖定迴路中之一可變延遲線。該等第一和 第一延遲單元420和430延遲從該輸入缓衝器41〇所輸入之外 邵時脈訊號ECK—段時間。該等第一和第二延遲單元42〇和 430之延遲時間互相不同；即是該第一延遲單元之最大 延遲時間比該第二延遲單元43〇的要長。 該輸出單元440接收從該第二延遲單元43〇輸出之一訊 號，而輸出該接收訊號為一輸出時脈訊號〇UTCK。使用該 輸出單元440之輸出訊號，例如，為該半導體記憶體裝置3〇〇 (其他電路中之參考。該補償回饋單元45〇延遲該第二延遲 單元430之輻出汛號於如由輸出單元44〇延遲該第二延遲單 7L 430之輸出訊號4相同時間而輸出該延遲之訊號為該内部 時脈訊號ICK。因此，以此方式，由該輸出單元⑽所輸出 之該時脈訊號0UTCK之相位可與該外部時脈訊號ECK之相 位同步。 參考圖4,該延遲鎖定迴路4〇〇分成複數個區塊，即是， 87329 -22- 1233121 該輸入緩衝器410、該第一延遲單元420、該第二延遲單元 430、該輸出單元440以及該補償回饋單元450。該第一控制 訊號CTRLS1施加至該輸入緩衝器410和第一延遲單元420。 該第二控制訊號CTRLS2施加至該第二延遲單元430、該輸 出單元440、以及該補償回饋單元450。 假如該半導體記憶體裝置300係在該預先充電模式、該預 先充電關電模式、以及該自我重新更新模式任何其一，即 是，假如該第三至第五模式選擇訊號2N、2P和6R至少其一 被啟動時，該第一控制訊號CTRLS1和第二控制訊號CTRLS2 兩者被啟動。假如該第一控制訊號CTRLS 1和第二控制訊號 CTRLS2兩者被啟動時，該輸入緩衝器410、該等第一和第 二延遲單元420和430、該輸出單元440、以及該補償回饋單 元450被關閉。 假如該半導體記憶體裝置300係在一主動等待模式，即 是，假如該第二模式選擇訊號3N被啟動時，該第一控制訊 號CTRLS1和第二控制訊號CTRLS2兩者被撤銷。假如第一 控制訊號CTRLS1和第二控制訊號CTRLS2兩者被撤銷時， 該輸入緩衝器410、該等第一和第二延遲單元420和430、該 輸出單元440、以及該補償回饋單元450被打開。 假如該半導體記憶體裝置300係在一主動關電模式，即是 假如該第一模式選擇訊號3P被啟動，僅有該第二控制訊號 CTRLS2被啟動。假如僅有該第二控制訊號CTRLS2被啟動 時，該第二控制訊號CTRLS2所施加之該第二延遲單元430、 該輸出單元440以及該補償回饋單元450被關閉，而該第一 87329 -23 - 1233121 控制訊號CTRLS 1所施加之該輸入缓衝器4 1 0和該第一延遲 單元420被打開。 參考圖5，假如僅有該第二控制訊號CTRLS2被啟動時， 該第二控制訊號CTRLS2所施加之該第一延遲單元520、該 第二延遲單元530、該輸出單元540以及該補償回饋單元550 被關閉，而該第一控制訊號CTRLS 1所施加之輸入緩衝器5 1 0 被打開。 根據本發明，該延遲鎖定迴路之全部區塊在該主動等待 模式中被打開，但是該延遲鎖定迴路之區塊之一子集當在 該主動關電模式下可選擇性地關閉。雖然該等延遲鎖定迴 路400和500之某些區塊顯示在圖4和5藉由施加該第二控制 訊號CTRLS2而關閉，但是關閉之該等延遲鎖定迴路4〇〇和 500之區塊可如需要地選擇。 如上所述，因為根據本發明知半導體記憶體裝置包括可 部份地打開或關閉之一内建延遲鎖定迴路，該半導體記憶 體裝置之電流消耗可被減少。 雖”、:本4明已經參考較佳具體實施例特別地顯示和振 述’普通熟悉此技藝的人士將了解在不需背離如增附" 專利範圍所定義之本發明之精神和範圍下，但是形式和如 節之許多改變可以在此產生。 【圖式簡單說明】 /曰〈上述和其他觀點和優點將藉由參考隨附 細描述而變得更明顯，其中： 、Θ式 圖1係為根據本發明之一第一 罘具髌貫施例之一半導體記 87329 -24- 1233121 體裝置之方塊圖； 圖2係為圖1之控制訊號產生器之詳細概要圖； 圖3係為根據本發明之一第二具體實施例之一半導體記憶 體裝置之一方塊圖； 圖4係為圖3之一部份控制延遲鎖定迴路之一第一範例之 方塊圖；以及 圖5係為圖3之該部份控制延遲鎖定迴路之一第二範例之 方塊丨 圖0 【圖式代表符 號 說 明】 100、 300 半 導 體 記憶 體裝 置 120、 320 延 遲 鎖 定迴路 400、 500 130、 140 區 塊 110、 310 控制 訊 號產 生器 305 模 式 選 擇訊 號產 生器 420 ^ 520 延 遲 單 元 430、 530 410、 510 輸 入 緩 衝器 440 > 450 輸 出 緩 衝器 450、 550 補 償 回 饋單 元 540 輸 出 單 元 3P 第 一 模 式選 擇訊 號 3N 第 二 模式選 擇訊 號 2N 第 二 模 式選 擇訊 號 87329 -25 - 1233121 2P 第四模式選擇訊號 6R 第五模式選擇訊號 CTRLS1 第一控制訊號 CTRLS2 第二控制訊號 26- 87329

Claims (1)

1233121 第092123195號專利申請案 中文申請專利範圍替換本(94年1月） 拾、申請專利範圍： 1· 一種半導體記憶體裝置，包括·· 一延遲鎖定迴路；以及 -控制訊號產生器，回應於用於選擇該半導體記情 置之複數個操作模式選擇訊號，產生—第—_訊號1 第二控制訊號，以部份地打開或關閉該延遲鎖定迴路。

2·如申請專利第W之半導體記憶體裝置，其中假如該第 控制4號或弟一控制訊號被啟動時，該第一或第—彳制 訊號所施加之該延遲鎖定迴路之一部份被關閉。 二， 3.如申請專利|S圍第旧之半導體記憶體裝置，其中假如該第 一控制訊號或該第二控制訊號被撤銷時，該第一或第=枰 制訊號所施加之該延遲鎖定迴路之一部份被打開。 號被啟動。 4·如申請專利範圍第1項之半導體記憶體裝置，其中假如該等 複數個選擇訊號之一第一個被啟動時，僅有該第二控制訊 5·如申請專利範圍第丨項之半導體記憶體裝置，其中假如等複 數個選擇訊號之一第二個被啟動時，該等第一和第二控制 φ 訊號被撤銷。 6.如申請專利範圍第丨項之半導體記憶體裝置，其中假如該等 複數個模式選擇訊號之第三至第五之至少其一被啟動時， 該等第一和第二控制訊號被啟動。 7·如申請專利範圍第1項之半導體記憶體裝置，其中該控制訊 號產生器包括： 一第一 NOR閘，用於在該複數個模式選擇訊號之一第三 87329-940113.doc 1233121 至第五個上執行一 NOR操作； 一第二NOR閘，用於在該複數個模式選擇訊號之一第三 至第四個上執行一 NOR操作； 一第三NOR閘，用於在該複數個模式選擇訊號之一第五 至第一個上執行一NOR操作； 一第四NOR閘，用於在該第二和第sN〇R閘之輸出上執 行一 NOR操作； 一第五NOR閘，用於在該第—N〇R閘和該複數個模式選 擇訊號之一第二個之輸出執行一 N〇R操作以輸出該第一控 制訊號；以及 一第六NOR閘，用於在該第wN〇R閘和該等複數個模式 選擇訊號之一第二個之輸出執行一 N〇R操作以輸出該第二 控制訊號。 8.如申請專利！！圍第卜頁之半導體記憶體裝置，纟中假如讀等 複數個模式選擇訊號之—第—個被啟動時，該半導體^ 體裝置係在-主動關電模式，假如該等複數個模式選軸 號之-第二個被啟動時，該半導體記憶體裝置係在一主動 等待模式，假如該等複數個模式選擇訊號之一第三個被啟 動時，該半導體記憶體裝置係在一預先充電模式，假如該 等複數個模式選擇訊號夕一楚 人 悻邮裝m #四個被啟動時，該半導體記 選先无電關電模式，假如該等複數個模式 選擇訊叙-弟五個被啟動時，該 —自我重新更新模式。 裝置係在 9· 一種半導體記憶體裝置，包括： 87329-940113.doc 1233121 一延遲鎖定迴路； 一模式選擇訊號產生器，回應用於控制該半導體記憶體 裝置之操作的操作控制訊號，產生複數個模式選擇訊號， 以選擇該半導體記憶體裝置之操作模式；以及 一控制訊鍊產生器，產生回應該等複數個操作模式選擇 訊號，產生一第一控制訊號和一第二控制訊號，以部份地 打開或關閉該延遲鎖定迴路。 10·如申請專利範圍第9項之半導體記憶體裝置，其中假如該等 複數個模式選擇訊號之第三至第五之至少其一被啟動時， 該等第一和第二控制訊號兩者被啟動。 11·如申請專利範圍第9項之半導體記憶體裝置，其中假如該等 複數個模式選擇訊號之一第一個被啟動時，僅有該第二控 制訊號被啟動。 12·如申請專利範圍第9項之半導體記憶體裝置，其中假如該等 複數個模式選擇訊號之一第二個被啟動時，該等第一和第 二控制訊號兩者被撤銷。 13.如申請專利範圍第9項之半導體記憶體裝置，其中該 定迴路包括： > 一輸入緩衝器，接收一外部時脈訊號； 第一和第二延遲單元，將從該輸入緩衝器所輸出之訊號 之相位與一預定内部時脈訊號之相位比較，而回應該H 結果，延遲該輸入緩衝器之輸出訊號，該等 义 y吊一和罘二延 遲單元串聯地彼此連接； 一輸出單元，接收從該第二延遲單元所輪出之一訊號， 87329-940113.doc 1233121 而輸出該接收之訊號；以及 一補償回饋單元延遲該第二延遲單元之鈐 〈知出訊號於如 由輸出單元延遲該第二延遲輸出訊號之相同 J啤間而輸出該 延遲之訊號為該内部時脈訊號。 14. 如申請專利範圍第13項之半導體記憶體裝置，其中假如兮 第一控制訊號和該第二控制訊號被啟動時，該輸入緩衝 器、該等第一和第二延遲單元、該輸出單元、以及續補償 回饋單元全部被關閉。 15. 如申請專利範圍第13項之半導體記憶體裝置，其中假如該 第一控制訊號和第二控制訊號被撤銷時，該輸入緩衝器、 孩等第一和第二延遲單元、該輸出單元以及該補償回饋單 元全部被打開。 16. 如申請專利範圍第13項之半導體記憶體裝置，其中假如僅 有該第二控制訊號被啟動時，該第二延遲單元、該輸出單 元以及該補償回饋單元被關閉，而該輸入緩衝器和該第一 延遲單元全部被打開。 17. 如申請專利範圍第13項之半導體記憶體裝置，其中假如僅 有該第二控制訊號被啟動時，該第一延遲單元、該第二延 遲單元、該補償回饋單元、以及該輸出單元被關閉而該輸 入緩衝器被打開。 18. 如申請專利範圍第9項之半導體記憶體裝置，其中該控制訊 號產生器包括： 一第一 NOR閘，用於在該等複數個模式選擇訊號之一第 三至第五個上執行一 NOR操作； 1233121 一第二NOR閘，用於在該等複數個模式選擇訊號之一第 三至第四個上執行一 NOR操作； 一第二NOR閘，用於在該等複數個模式選擇訊號之一第 五至第一個上執行一 NOR操作； -第四NOR閘，用於在該第二和第三N〇R閘之輸出上執 行一 NOR操作； -第五NOR閘，用於在該第—N〇R閘和該等複數個模式

選擇訊號之-第二個之輸出執行一舰操作以輸出該第— 控制訊號；以及 第八NOR閘，用於在該第四肋以閘和該等複數個模式 選擇訊號之-第二個之輸出執卜NQR操作以輸㈣第: 控制訊號。

19.如申請專利範圍第9項之半導體記憶體裝置，其中假如, 複數個模式選擇訊號之—第—個被啟動時，該半導體記z 體裝置係在—主動關電模式，假如該等複數個模式選擇 號之-第：個被啟動時，該半導體記憶體裝置係在一主 等待模式’假如該等複數個模式選擇訊號之—第』 動時，該半導體記悻髀裝 —被』 匕U月且裝置係在一預先充電模式，假如: 等複數個模式㈣訊號之—第四錄啟_，該半^ 憶體裝置係在一預弁古+ M + 无、先无_杈式’假如該等複數個模5 選擇訊叙-第五個被啟動時，該半導體記憶體裝置 一自我重新更新模式。 範園第9項之半導趙記憶艘裝置，其中該操作拍 制㈣包括— /CS(晶片選擇）訊號、-心S(列位址激發）該 87329-940113.doc -5- 1233121 號、一/RAS(行位址激發）訊號、一/WE(寫入致能）訊號、以 及一 CKE(時脈致能）訊號。

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