TWI229448B - Memory device and fabrication method thereof - Google Patents

Description

1229448 五、發明說明（1) 【發明所屬之技術領域】 Λ、 本發明是有關於一種半導體元件及其製造方法，且特 別是有關於一種記憶元件及其製造方法。 【先前技術】 快閃記憶體元件由於具有可多次進行資料之存入、讀 取、抹除等動作，且存入之資料在斷電後也不會消失之優 點，所以已成為個人電腦和數位相機底片、個人隨身電子 記事本等電子設備所廣泛採用的一種非揮發性記憶體元 件。 目前所採用的一種快閃記憶胞，係由浮置閘與控制閘 所組成的堆疊閘、源極/汲極以及位於堆疊閘一側邊的選 擇電晶體所構成。第1圖係繪示習知一種快閃記憶體上視 圖。請參照第1圖，控制閘1 1 4b、浮置閘（未繪出）、選擇 閘1 1 5 b與源極/汲極1 1 6係構成第一列記憶胞1 5 0，而控制 閘1 1 4 a、浮置閘（未繪出）、選擇閘1 1 5 a與源極/汲極1 1 6係 構成第二列記憶胞1 6 0。相鄰兩列的記憶胞1 5 0、1 6 0係共 用一條形成在基底1 0 0之主動區1 0 4之中的源極線1 7 0。 而〇 由於源極線1 7 0係摻雜主動區1 0 4基底1 0 0以形成者。 因此，必須額外進行的摻雜製程，其製程步驟較為繁複。 此外，由於源極線1 7 0係形成在基底1 0 0中，基底1 0 0中必 須預留源極線1 7 0所需的主動區面積，而且為了避免源極 線1 7 0的阻值隨著延伸長度的增加而增加，典型的製程會 每隔1 6至3 2位元即增加一個接點1 8 0，以藉由接點1 8 0與形

12423twf-x-l.ptd 第7頁 1229448 五、發明說明（2) 成在源極線1 7 0之上的金屬線_接，而達到降低阻值的目 的。因此，上述方法會佔吊i交多的晶片面積，而使得元件 無法高度積集化。 此外，由於上述的快閃記憶體為了將源極線1 7 0形成 在基底1 0 0的主動區1 0 4中，其隔離結構1 0 2係製作成矩形 塊狀。然而，由於微影製程的因素，矩形隔離結構1 0 2的 轉角可能會圓化，一旦在定義選擇閘115a、115b的圖案時 發生錯誤對準，使得選擇閘1 1 5 b跨過圓角化的轉角，如虛 線1 2 5 b所繪示者，選擇閘1 1 5 b的通道寬度將會因此增加， 而選擇閘115a的通道寬度則不變。如此，將會造成奇、偶 記憶胞電性不同的問題。為了避免此問題，典型的做法係 在設計元件時即預留一定的距離，以使得選擇閘可以遠離 轉角。而此方法卻會使得鄰的兩個記憶胞的距離增加，佔 用較多的晶片面積，而使得元件無法高度積集化。 【發明内容】 本發明的目的就是在提供一種記憶元件及其製造方 法，其源極線不會佔用晶片的面積。 本發明的目的再一目的是提供一種記憶元件及其製造 方法，其可以不需額外再形成接點，而降低源極線之阻 值。 本發明的又一目的是提供一種記憶元件及其製造方 法，其可以避免隔離結構轉角圓化對奇、偶記憶胞所造成 的問題。 本發明提出一種記憶元件，此元件係設置於一基底

12423twf-x-l.ptd 第8頁 1229448 五、發明說明（3) 中，該基底中配置有多數個彼^此、大致平行的條狀隔離結 構，而在該基底中定義出多叙個條狀主動區，該元件包括 多數對字元線、多數個第一閘極、多數對源極線、多數個 第二閘極、第一、第二、第三介電層、多數個源極/汲極 區、多數個源極線接觸窗以及一絕緣層。其中該些字元 線，其彼此大致平行地橫跨配置於該些條狀隔離結構與該 些條狀主動區上，該些條狀主動區被該些對字元線覆蓋之 處定義出多數個第一通道區。第一閘極，係配置於基底的 第一通道區與字元線之間。第一閘極與主動區之間以及與 字元線之間，係分別以第一介電層以及第二介電層相隔。 各對源極線係配置於各對字元線之間且與各對字元線大致 平行，且係橫跨於該些條狀隔離結構與該些條狀主動區 上，其高度與字元線之高度大致相等。該些條狀主動區被 該些對源極線覆蓋之處定義出多數個第二通道區。第二閘 極，其呈長條狀係位於源極線之下且係橫跨在該些條狀隔 離結構與該些條狀主動區上。第二閘極與主動區之間以及 與源極線之間，係分別以第一介電層以及第二介電層相 隔。字元線與源極線上均覆蓋第三介電層。源極/汲極 區，係配置於第一閘極與第二閘極兩側的主動區之中。源 極線接觸窗，係穿透第三介電層，而與各對源極線之間的 源極/汲極區連接，並且與各對源極線其中之一電性連 接，且第二閘極與源極線接觸窗之間係以一絕緣層隔絕。 本發明提出一種記憶元件的製造方法，此方法係先在 基底中形成多個長條狀的隔離結構，以定義出多個長條狀

12423twf-x-l.ptd 第9頁 1229448 五、 發明說明（4) 的 主 動 區 〇 接 著 5 在 基 底 上 形、 成、 \ 多 對 長 條 狀 的 第 閘 極 與 多 對 第 二 閘 極 其 中 每 一 主 % 區 上 的 各 對 第 _ 一 閘 係 位 於 各 對 第 二 閘 極 之 間 〇 此 外 在 第 一 閘 極 與 第 二 閘 極 上 形 成 介 電 層 並 於 基 底 上 形 成 一 層 導 電 層 > 並 定 義 之 ， 以 同 時 形 成 橫 跨 該 些 主 動 區 與 該 些 隔 離 結 構 且 位 於 第 一 閘 極 上 方 的 字 元 線 以 及 橫 跨 該 些 主 動 區 與 該 些 隔 離 結 構 且 位 於 第 二 閘 極 上 方 橫 跨 該 些 主 動 區 與 該 些 隔 離 結 構 的 源 極 線 〇 缺 後 ， 在 字 元 線 與 源 極 線 兩 側 的 基 底 中 形 成 源 極/ >及極區 ，再於 基 底 上 覆 蓋 一 層 厚 介 電 層 J 並 於 厚 介 電 層 中 形 成 源 極 線 接 觸 窗 j 以 與 各 對 源 極 線 之 間 的 源 極/汲極區連接並至少與 各 對 源 極 線 其 中 之 -> 一 連 接 〇 依 昭 本 發 明 實 施 例 所 述 上 述 之 記 憶 元 件 包 括 快 閃 記 憶 元 件 ， 上 述 之 第 ,—1 閘 極 為 _丨一 浮 置 閘 5 第 二 閘 極 為 _ 一 選 擇 閘 〇 而 且 依 照 本 發 明 實 施 例 所 述 ， 本 發 明 之 記 憶 元 件 的 源 極 線 不 會 佔 用 晶 片 的 面 積 〇 此 外 本 發 明 之 記 憶 元 件 的 製 造 方 法 可 以 不 需 額 外 再 形 成 接 點 9 而 降 低 源 極 線 之 阻 值 〇 再 者 J 本 發 明 之 記 憶 元 件 製 造 方 法 可 以 避 免 隔 離 結 構 轉 角 圓 化 所 造 成 之 奇 Λ 偶 記 憶 胞 問 題 〇 為 讓 本 發 明 之 上 述 和 其 他 因 的 特 徵 和 優 點 能 更 明 顯 易 懂 9 下 文 特 舉 一 較 佳 實 施 例 > 並 配 合 所 附 圖 式 J 作 詳 細 說 明 如 下 〇 [ 實 施 方 式 ]

12423twf-x-l.ptd 第10頁 1229448 五、發明說明（5) _ 本發明係以快閃記憶體之製'、造 — 之。然而，事實上，本發明法作為實施例以說明 作。任何熟習此技藝者，在不 :於快閃記憶體的製 内，當可作些許之更動與潤倚。 發明之精神和範圍 第一實施例 ^ 第2A圖至第2D圖係繪示本發 製造方法的上視圖。第3A圖 | J ^知例之記憶體之

圖之m-m切線之-種本發至明第Π緣，如圖至第2D 造方法的剖面圖。第4A圖至第 Ym憶體之製 之IV-IV切線之一種本發明馇 ^你、，貧不第2A圖至第2D圖 法的剖面圖。 x月第—實施例之記憶體之製造方 清參照第2 A、3 A、4 A圖，才其广 202，以在基底200中定義出主二^200上形成隔離結構 是以淺溝渠隔離結構之製作方法4。隔離結構2 0 2例如 列成彼此大致平行的長條：方；m者’其較佳者係排 不相連通的長條狀的主動區2 04。其"氏0 0 :定義出多個 二：介電層206，此介電層2 0 6之材質例如“底 =上 f的方法例如是熱氧化法。接著，在基底2〇〇的主動區2〇4 上形成導電層2 0 8。導電層208形成的方法例如是以化學氣 相沉積法沉積一層導電材料層，例如是複晶矽層，再以微 景^、姓刻製程將其定義成具有開口 2 〇 3之圖案。 其後，請參照第2 B、3 B、4 β圖，在基底2 〇 〇上形成另 —介電層212，以覆蓋導電層208以及介電層2〇6。介電層

^29448 ------------ $、發明說明（6) 2 1 2之材質例如是氧化矽、氧令矽/氮化矽、氧化矽/氮化 砂/氧化矽，或是介電常數/在8以上之介電材料。其後，在 基底200上形成另一層導電層（未繪示），以覆蓋介電層 2 1 2。導電層例如是由複晶矽層與金屬矽化物層所組成 者’其形成的方法例如是化學氣相沉積法。之後，進行微 影、蝕刻製程，以將導電層圖案化並同時將導電層2 〇 8圖 案化，使基底200表面上所覆蓋的介電層206裸露出來。導 電層係圖案化成其彼此大致平行的長條狀控制閘（字元線） 2 1 4 a、2 1 4 b 與源極線 2 1 5 a、2 1 5 b，其中源極線 2 1 5 a、2 1 5 b 係位於控制閘2 1 4 a、2 1 4 b之間。在此步驟中，位於長條狀 控制閘（字元線）2 1 4 a、2 1 4 b與源極線2 1 5 a、2 1 5 b下方的導 電層208(第2A、3A、4A圖所示）係圖案化成浮置閘208a、 208b以及選擇閘209a、209b，同一列之主動區20 4上的浮 置閘208a、208b係藉由開口 203予以分離。基底200的主動 區204中對應於浮置閘208a、208b以及選擇閘209a、209b 的區域分別為通道區210a、210b、211a、211b。在一實施 例中，浮置閘2 0 8 a、2 0 8 b係分別覆蓋在通道區2 1 0 a、2 1 0 b 並延伸至其周圍的隔離結構2 0 2上。在另一實施例中，浮 置閘208a、208b係分別覆蓋在通道區210a、210b，而未延 伸至其周圍的隔離結構202上。選擇閘209a(209b)係呈長 條狀且係分別跨過不同主動區204上之通道區211a(211b) 及其之間的隔離結構2 0 2。 其後，在基底200上形成一光阻罩幕（未繪示），並進 行離子植入製程，以在控制閘2 1 4 a、2 1 4 b與源極線2 1 5 a、

12423twf-x-l.ptd 第12頁 1229448 五、發明說明（7) 2 1 5b兩側的基底2 0 0中形成源汲極區2 1 6。 之後，請參照第2 C、3 C ‘、4 C圖，在控制閘2 1 4 a、2 1 4 b 與源極線2 1 5 a、2 1 5 b的側壁形成間隙壁2 1 8。間隙壁2 1 8的 形成方法例如是在基底2 0 0上形成一層間隙壁材料層，例 如是氡化矽，然後，再進行回蝕刻以形成之。其後，在基 底200上形成一層厚介電層220。厚介電層220之材質例如 是氧化石夕，其形成方法例如是化學氣相沉積法。之後，在 厚介電層2 2 0中形成源極線接觸窗開口 2 2 2與位元線接觸窗 開口 2 2 4。源極線接觸窗開口 2 2 2係裸露出同一主動區2 0 4 上兩相鄰之源極線2 1 5 a、2 1 5 b之間的源極/汲極區2 1 6，並 且同時裸露出源極線2 1 5 a與2 1 5 b或同時裸露出源極線 2 1 5 a、2 1 5 b其中之一。或者，請參照第7圖，源極線接觸 窗開口222亦可裸露出相鄰的數個主動區2〇4a、204b上兩 相鄰之源極線215a、215b之間的數個源極/汲極區216，並 且同時裸露出源極線2 1 5 a與2 1 5 b或同時裸露出源極線 2 1 5 a、2 1 5 b其中之一。第7圖之源極線接觸窗開口 2 2 2係繪 示裸露出兩相鄰之主動區2〇4上兩相鄰之源極線215a、 2 1 5 b之間的數個源極/汲極區2 1 6並且同時裸露出源極線 215a與215b。源極線接觸窗開口222可以是一自行對準接 觸窗開口 ’。且源極線接觸窗開口 2 22與位元線接觸窗開口 2 2 4可透過單一的微影、蝕刻製程同時形成或透過兩次的 ，影、姓刻製程分別形成。較佳者，在形成介電層2 2 〇之 前’可在基底200上形成一層共形蝕刻阻擂層219，以在後 續蝕刻介電層2 2 0時作為蝕刻終止層，避免間隙壁2丨8在蝕

1229448 五、發明說明（8) "—"' $的過程中遭受破壞，而致使^選、擇閘2〇9a、2〇9b裸露出 其後，請參照第2 D、3 D、4 D圖，去除源極線接觸窗開 ϋ 2 2 2與位元線接觸窗開口 2 2 4所裸露的共形蝕刻阻檔層 以及其下方的介電層2 0 6，以使源極線215a、215b以及 ^彼此之間的源極/汲極區2 1 6裸露出來。之後，在源極線 、觸固開口 2 2 2與位元線接觸窗開口 2 2 4中填入導電材料， =形成源極線接觸窗2 2 6與位元線接觸窗2 2 8。填入導電材 料的方法例如是先在基底2 〇 〇上形成一層覆蓋介電層2 2 〇並 且填滿源極線接觸窗開口 2 2 2與位元線接觸窗開口 2 2 4的導 電材料’之後’再進行化學機械研磨製程或回蝕刻製程， 去除介電層220上的導電材料，以形成之。 第二實施例 第2 A圖至第2 D圖係繪示本發明較佳實施例之記憶體之 製造方法的上視圖。第5A圖至第5D圖係繪示第2A圖至第2D 圖之I I I - I I I切線之一種本發明第二實施例之記憶體之製 造方法的剖面圖。第6A圖至第6D圖係繪示第2A圖至第2D圖 之I V - I V切線之一種本發明第二實施例之記憶體之製造方 法的剖面圖。 本發明第二實施例之技術方法大致與第一實施例相 同，其最大的不同點係更進一步將源極線之間的間隙壁移 除，以使的記憶胞間的間距可以有效縮減。 請參照第2 A、5 A、6 A圖，本發明之第二實施例之記憶

1229448 五、發明說明（9) 元件的製造方法’係依照第一'實施例之方法在基底2 〇 〇中 形成隔離結構2 0 2、介電層206與長條狀的導電層2〇8 ^請 參照第2B、5B、6B圖，之後，再形成介電層212、控制閘 214a、214b、源極線215a、215b ’並將長條狀的導電層 208圖案化為浮置閘208a、208b與選擇閘2〇ga、2〇9b，之 後，再於基底2 0 0中形成源極/沒極區2 1 g。 其後’在形成間隙壁2 1 8之前，先在基底2 〇 〇上形成一 層共形的襯層（未繪出）’接著’再形成間隙壁材料層。之 後’回蝕間隙壁材料層並將覆蓋在控制閘2 1 4 a、2 1 4 b與源 極線2 1 5 a、2 1 5 b上的共形襯層去除，以在控制閘2 1 4 a、 2 1 4 b與源極線2 1 5 a、2 1 5 b的側壁形成概層2 1 7與間隙壁 218。襯層217之材質係與後續形成之厚介電層220不同， 其例如是氮化石夕。 之後，請參照第2 C、5 C、6 C圖，去除源極線2 1 5 a、 2 1 5 b之間的間隙壁2 1 8，然後，再於基底2 〇 〇上形成一層厚 介電層220。同樣地，為了避免襯層217在後續的蝕刻製程 中遭受蝕刻的破壞而使選擇閘209a、209b裸露出來，可在 形成介電層220之前先在基底2〇〇上形成一層共形的蝕刻阻 擋層219。當介電層220形成之後，再進行微影與蚀刻製 程，以在介電層2 2 0中形成源極線接觸窗開口 2 2 2與位元線 接觸窗開口 2 2 4。由於移除了源極線2 1 5 a、2 1 5 b之間的間 隙壁2 1 8，因此，記憶胞間的間距可以有效縮減。 其後，請參照第2 D、5 D、6 D圖，回蝕刻蝕刻阻擋層 219，以使源極線215a、215b以及其彼此之間的源極/汲極

12423twf-x-i.pt(i 第15頁 1229448 五、發明說明（ίο) 區2 1 6裸露出來，並在源極線3a、2 1 5 b的側壁形成一絕 緣壁2 1 9 a。之後，以相同於第一實施例之方法在源極線接 觸窗開口 2 2 2與位元線接觸窗開口 2 2 4中填入導電材料，以 形成源極線接觸窗2 2 6與位元線接觸窗2 2 8。 請參照第2 D、3 D、4 D圖，本發明之記憶元件係設置於 基底200中，基底200中配置有多個彼此大致平行的條狀隔 離結構202 ’以在基底200中定義出多個不相連的條狀主動 區2 0 4。此記憶元件包括多對條狀控制閘2 1 4 a、2 1 4 b、多 個浮置閘2 0 8 a、2 0 8 b、多對源極線2 1 5 a、2 1 5 b、多個選擇 閘209a、209b、介電層206、212與220、多個源極/汲極區 2 1 6、多個源極線接觸窗2 2 6以及多個絕緣層2 1 8 (第一實施 例）或多個絕緣層2 1 7與2 1 9 a (第二實施例，第5 D圖）。條狀 控制閘2 1 4 a、2 1 4 b，其彼此大致平行地橫跨配置於條狀隔 離結構202與條狀主動區204上，而條狀主動區204被控制 閘214a、214b覆蓋之處定義出多個第一通道區2i〇a、 210b。浮置閘208a、208b，係配置於基底200的第一通道 區2 1 0 a、2 1 0 b與條狀控制閘2 1 4 a、2 1 4 b之間。浮置閘 208a、208b與基底200之間以及與控制閘214a、214b之 間，係分別以介電層2 0 6以及介電層2 1 2相隔。各對源極線 215a、215b係配置於各對條狀控制閘214a、214b之間且與 各對條狀控制閘2 1 4 a、2 1 4 b大致平行，而且係橫跨於條狀 隔離結構2 02與條狀主動區204上，且其高度與表面高低起 伏的輪廓與條狀控制閘214a、214b之高度與表面高低起伏 的輪廓大致相等。條狀主動區2 0 4被源極線2 1 5 a、2 1 5 b覆

12423twf-x-l.ptd 第16頁 1229448 五、發明說明（11) 蓋之處定義出多個第二通道區j l、la、211b。選擇閘209a、 2 0 9 b，係配置於基底2 0 0的第二通道區2 1 1 a、2 1 1 b與源極 線2 15a、215b之間。選擇閘2 0 9a、2 0 9b與基底2 0 0之間以 及與源極線2 1 5 a、2 1 5 b之間，係分別以介電層2 0 6以及介 電層2 1 2相隔。控制閘2 1 4 a、2 1 4 b與源極線2 1 5 a、2 1 5 b上 均覆蓋厚介電層2 2 0。f源極/汲極區2 1 6，係配置於控制閘 214a、214b與源極線215a、215b兩側的主動區204之中。 源極線接觸窗2 2 6，係穿透厚介電層2 2 0，而與各對源極線 2 1 5 a、2 1 5 b之間的源極/沒極區2 1 6連接，並且與各對源極 線215a、215b其中之一電性連接，且選擇閘2〇9a、209b與 源極線接觸窗2 2 6之間係以絕緣層2 1 8或絕緣層2 1 7與2 1 9a 隔絕。 上述源極線2 1 5 a、2 1 5 b的高度，係介於選擇閘2 〇 9 a、 209b之頂面的高度與控制閘214a、214b之頂面的高度之 間，且係與控制閘2 1 4 a、2 1 4 b之的高度大致相等。 此外，如第5 D圖所示上述之記憶元件更包括多數個間 隙壁218，其係配置於相鄰之控制閘2丨4a與源極線2丨5a或 控制閘2 1 5 b與源極線2 1 4 b之間，各間隙壁2 1 8之二分之一 的厚度係大於各對源極線2 1 5 a、2 1 5 b之間之絕緣層2 1 7與 219a二者之和的厚度。 ’、 請參照第2 D圖，上述之各源極線接觸窗2 2 6係連接單 一條狀主動區2 0 4上兩相鄰之各對源極線2 1 5 a、2 1 5 b之間 的源極/汲極區216並且至少連接該對源極線215a、215b其 中之一，或是，請參照第7圖，上述之各源極線接觸窗2 2 6

12423twf-x-l.ptd 1229448 五、發明說明（12) 係連接兩條以上相鄰之該些彳条\狀、主動區204上兩相鄰之各 對源極線2 1 5 a、2 1 5 b之間的‘該些源極/汲極區2 1 6並且至少 連接該對源極線2 1 5 a、2 1 5 b其中之一。此外，源極線接觸 窗226可以是一自行對準接觸窗。 另外，上述之記憶元件更包括多個位元線接觸窗 228，此些位元線接觸窗228係穿透介電層220，而與各對 控制閘2 1 4a、2 1 4b兩側以外之源極/汲極區2 1 6連接，且位 元線接觸窗228之頂面的高度與源極線接觸窗226之高度大 致相等。 上述之記憶元件係以位於選擇閘上方，與控制閘大致 等高且材質相同的圖案化導體層作為源極線，再以介電層 中所形成之源極線接觸窗連接此源極線以及基底中的源極 /汲極區。由於源極線係位於選擇閘上方，因此，不會佔 用晶片的的面積，而且由於作為源極線之材質包括具有低 阻值的矽化金屬，因此，不需再因為阻值過大而每隔數個 記憶單元必須再形成源極線接觸接點。故，本發明可降低 源極線之阻值並且可有效縮減記憶胞的面積。 另，由於每一對源極線係電性相連，因此，源極線接 觸窗僅需電性連接每一對源極線其中之一即可。故，本發 明可以增加形成源極線接觸窗開口的對準裕度。 此外，本發明之隔離結構為長條狀，在定義控制閘與 源極線時，不會因為對準失誤而面臨習知採用具有轉角之 隔離結構所產生的奇、偶記憶胞的問題。故，本發明可不 需為了避免奇、偶記憶胞因為隔離結構轉角圓化以及錯誤

12423twf-x-l.ptd 第18頁 1229448 五、發明說明（13) 對準而預留遠離轉角的距離，％因、此，本發明可縮減記憶胞 與記憶胞之間的間距。 / 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

12423twf-x-1.ptd 第19頁 1229448 圖式簡單說明 第1圖係繪示習知一種快$記憶體上視圖。 第2 A圖至第2 D圖係繪示未發明之第一與第二實施例之 記憶體之製造方法的上視圖。 第3A圖至第3D圖係繪示第2A圖至第2D圖之III-III切 線之一種本發明第一實施例之記憶體之製造方法的剖面 圖。 f 第4A圖至第4D圖係繪示第2A圖至第2D圖之IV - IV切線 之一種本發明第一實施例之記憶體之製造方法的剖面圖。 第5A圖至第5D圖係繪示第2A圖至第2D圖之III-III切 線之一種本發明第二實施例之記憶體之製造方法的剖面 圖。 第6A圖至第6D圖係繪示第2A圖至第2D圖之IV-IV切線 之一種本發明第二實施例之記憶體之製造方法的剖面圖。 第7圖係繪示本發明之另一實施例之記憶體之製造方 法的上視圖。 【圖式標示說明】 1 00、2 0 0 :基底 1 0 2、2 0 2 :隔離結構 104 、204 :主動區 1 0 8 :接點接觸窗 1 1 4 a、1 1 4 b、2 1 4 a、2 1 4 b :控制閘 115a、115b、125b、209a、209b :選擇閘 1 1 6、2 1 6 ··源極/汲極區

12423twf-x-l.ptd 第20頁 1229448 圖式簡單說明 1 5 0、1 6 0 :記憶胞列 '、 170、2 1 5a、215b :源極線 2 0 3 :開口 2 0 6、212、2 2 0 :介電層 2 0 8 :條狀導電層 2 0 8 a、2 0 8 b :浮置閘 210a、21 Ob、21 la、21 lb :通道區 2 1 7 :概層 2 1 8 :間隙壁

219 '21 9 a : 蝕 刻 阻 擋 層 222 :源 極 線 接 觸 窗 開 α 224 :位 元 線 接 觸 窗 開 σ 226 ··源 極 線 接 觸 窗 228 :位 元 線 接 觸 窗 12423twf-x-l.ptd 第21頁

Claims (1)

1229448 六、申請專利範圍 1 · 一種記憶元件，包括：^、 多數個隔離結構，其配i於一基底中，並且在該基底 中定義出多數個主動區； 多數對字元線，其彼此大致平行地橫跨配置於該些隔 離結構與該些主動區上，該些條狀主動區被該些對字元線 覆蓋之處定義出多數個第一通道區； 多數個第一閘極，至少配置於該些第一通道區上以及 該基底與該些字元線之間； 多數對源極線，各對源極線係配置於各對字元線之間 且與各對字元線大致平行，且係橫跨於該些隔離結構與該 些主動區上，並且該些主動區被該些對源極線覆蓋之處定 義出多數個第二通道區； 多數個第二閘極，其呈長條狀係橫跨於該些隔離結構 與該些主動區上且係配置該基底與該些源極線之間； 一第一介電層，配置於該些主動區與該些第一閘極之 間以及該些主動區與該些第二閘極之間； 一第二介電層，配置於該些第一閘極與該些字元線之 間以及該些源極線與該些第二閘極之間； 一第三介電層，配置於該基底上且覆蓋該些字元線與 該些源極線； 複數個源極/汲極區配置於該些第一閘極與該些第二 閘極兩側的該些主動區之中； 複數個源極線接觸窗，穿透該第三介電層，而與各對 源極線之間的該些源極/汲極區連接，並且與各對源極線

12423twf-x-l.ptd 第22頁 1229448 六、申請專利範圍 其中之一電性連接；以及 '、 多數個絕緣層，分別配i於該些第二閘極與該些源極 線接觸窗之間。 2.如申請專利範圍第1項所述之記憶元件，其中該些 隔離結構呈條狀，其彼此大致平行地配置於該基底十，並 且其在該基底中所定義出之該些主動區呈條狀。 3 ·如申請專利範圍第1項所述之記憶元件，其中位於 該些第二閘極上之該些源極線的高度，係介於該些第二閘 極之頂面的高度與該些字元線之頂面的高度之間。 4 ·如申請專利範圍第3項所述之記憶元件，其中位於 該些第二閘極上之該些源極線的高度，係與該些字元線之 高度大致相等。 5.如申請專利範圍第1項所述之記憶元件，其中該些 源極線之材質與該些字元線之材質相同。 6 ·如申請專利範圍第1項所述之記憶元件，其中該些 源極線之材質與該些字元線之材質包括複晶矽與金屬矽化 物。 7.如申請專利範圍第1項所述之記憶元件，更包括多 數個間隙壁，配置於各該相鄰之該些字元線與該些源極線 之間，各該間隙壁之一半的厚度係大於各對源極線之間之 該絕緣層的厚度。 8 ·如申請專利範圍第1項所述之記憶元件，其中各該 源極線接觸窗係連接單一主動區上兩相鄰之該對源極線之 間的該源極/汲極區並且至少連接該對源極線其中之一。

12423twf-x-l.ptd 第23頁 1229448 六、申請專利範圍 9 .如申請專利範圍第1項$述之記憶元件，其中各該 源極I接觸窗係至少連接二彳固以上相鄰之該些主動區上兩 相鄰之僉對源極線之間的該些源極/汲極區其中之二並且 至少連接該對源極線其中之一。 I 0 .如申請專利範圍第1項所述之記憶元件，其中各該 源極線接觸窗為一自行對準接觸窗。 II .如申請專利範圍第1項所述之記憶元件，更包括多 數個位元線接觸窗，該些位元線接觸窗係穿透該第三介電 層，而與各對字元線兩侧之該些源極/汲極區連接，且該 些位元線接觸窗之頂面的高度與該些源極線接觸窗之高度 大致相等。 1 2.如申請專利範圍第1項所述之記憶元件，其中該記 憶元件包括快閃記憶體，該些第一閘極為浮置閘，該些第 二閘極為選擇閘。 1 3 · —種記憶元件，該記憶元件係配置於一基底上， 其包括多數對字元線與多數個源極/汲極區，該記憶元件 之特徵在於： 多數對源極線，各對源極線電性相連，且係分別配置 於各對字元線之間，並且使得該些源極/汲極區介於各該 字元線與各該源極線之間以及各對源極線之間； 一介電層，覆蓋該些字元線、該些源極線與該些源極 / >及極區，以及 該記憶元件更包括多數個源極線接觸窗，穿透該介電 層，而至少與各對源極線之間的該些源極/汲極區其中之

12423twf-x-l.ptd 第24頁 1229448 六、申請專利範圍 一連接，並且至少與各對源極^線' 其中之一電性連接。 1 4.如申請專利範圍第1 3項所述之記憶元件，其特徵 在於該些源極線與該些字元線之高度大致相等。 1 5 .如申請專利範圍第1 3項所述之記憶元件，其特徵 在於該些源極線之材質與該些字元線之材質相同。 1 6.如申請專利範圍第1 5項所述之記憶元件，其特徵 在於該些源極線之材質與該些字元線之材質包括複晶矽與 金屬石夕化物。 1 7.如申請專利範圍第1 3項所述之記憶元件，其特徵 在於： 該基底上具有多數個呈條狀的隔離結構，以在該基底 中定義出多數個條狀主動區；以及 各該源極線接觸窗係連接單一主動區上兩相鄰之該對 源極線之間的該源極/汲極區並且至少連接該對源極線其 中 -- 〇 1 8.如申請專利範圍第1 3項所述之記憶元件，其特徵 在於·· 該基底上具有多數個呈條狀的隔離結構，在該基底中 定義出多數個條狀主動區；以及 各該源極線接觸窗係至少連接二個以上相鄰之該些主 動區上兩相鄰之該對源極線之間的該些源極/汲極區其中 之二並且至少連接該對源極線其中之一。 1 9.如申請專利範圍第1 3項所述之記憶元件，其特徵 在於該源極線接觸窗為一自行對準接觸窗。

12423twf-x-l.ptd 第25頁 1229448 六、申請專利範圍 2 0 .如申請專利範圍第1 3 _所述之記憶元件，其特徵 在於其中該記憶元件更包# k個位元線接觸窗，該些位元 線接觸窗係穿透該介電層，而與各對字元線兩側之該些源 極/汲極區連接，其特徵在於該些位元線接觸窗之頂面的 高度與該些源極線接觸窗之高度大致相等。 2 1 .如申請專利範圍第1 7項所述之記憶元件，其特徵 在於該記憶元件更包括： 多數個第一閘極，配置於該基底與該些字元線之間； 多數個第二閘極，其呈長條狀係橫跨於該些呈條狀的 隔離結構與該些主動區上且係配置於該基底與該些源極線 之間； 一第一介電層，配置於該基底與該些第一閘極之間以 及該基底與該些第二閘極之間；以及 一第二介電層，配置於該些第一閘極與該些字元線之 間以及該些源極線與該些第二閘極之間。 2 2.如申請專利範圍第2 1項所述之記憶元件，其特徵 在於其中該記憶元件為快閃記憶體，該些第一閘極為浮置 閘，該些第二閘極為選擇閘。 2 3. —種記憶元件的製造方法，該記憶元件係形成於 一基底上，其包括多數對字元線與多數個源極/汲極區， 該方法之特徵在於： 在各對字元線之間分別形成電性相連的一對源極線， 使該些源極/汲極區介於各該字元線與各該源極線兩側； 以及

12423twf-x-l.ptd 第26頁 1229448 六、申請專利範圍 於該基底上形成一介電層\; 於各對源極線之間的該介電層中分別形成一源極線接 觸窗，使各對源極線之間之各該源極/汲極區至少分別與 各對源極線其中之一電性連接。 2 4.如申請專利範圍第2 3項所述之記憶元件的製造方 法，其特徵在於形成該些字元線與該些源極線之步驟係圖 案化同一層導電層以形成者。 2 5.如申請專利範圍第2 3項所述之記憶元件的製造方 法，更包括於該介電層中形成多數個位元線接觸窗，其特 徵在於： 以同一個微影、蝕刻步驟同時在該介電層中形成多數 個源極線接觸窗開口與多數個位元線接窗開口；以及 於該些源極線接觸窗開口與該些位元線接窗開口中填 入一導電材料，以形成該些源極線接觸窗與該些位元線接 窗。 2 6.如申請專利範圍第2 3項所述之記憶元件的製造方 法，更包括於該介電層中形成多數個位元線接觸窗，其特 徵在於、： 進行一第一微影、蝕刻步驟，以在該介電層中形成多 數個源極線接觸窗開口 進行一第二微影、蝕刻步驟，以在與該介電層中形成 多數個位元線接窗開口；以及 於該些源極線接觸窗開口與該些位元線接窗開口中填 入一導電材料，以形成該些源極線接觸窗與該些位元線接

12423twf-x-l.ptd 第27頁 1229448 六、 申請專利範圍 窗 〇 \ \ 27 .如申請專利範圍第,2 3項所述之記憶元件的製造方 法 ，其 中該 些 源 極 線 接觸 窗 係 在 該 介 電 層中形 成多數個源 極 線接 觸窗 開 口 j 再 填入 導 電 材 料 以 形 成者， 其特徵在 於 • 各 該源 極 線 接 觸 窗開 Π 為 一 白 行 對 準接觸 窗開口 ，且 在 形成 該些 白 行 對 準 接觸 窗 開 α 與 形 成 該介電 層的步驟之 間 ，更 包括 在 該 基 底 上形 成 ^ — 共 形 刻 阻擋層 ，且形成該 些 源極 線接 觸 窗 開 V 的步 驟 包 括 • 以 該共 形 刻 阻 擋層 為 終 止 層 5 蝕 刻去除 覆蓋在各對 源 極線 之間 之 該 些 源 極/沒極區上之該介電層 ，並至少去 除 覆蓋 在各 對 源 極 線 其中 之 _ 一 之 上 的 該 介電層 ，以形成該 些 自行 對準 接 觸 窗 開 口 ； 以 及 回 蝕刻 該 些 白 行 對準 接 觸 窗 開 σ 所 裸露的 該共形蝕刻 阻 擋層 ，以 裸 露 出 該 些源 極/汲極區並且至少裸露出各對 源 極線 其中 之 一 〇 28 .如申請專利範圍第2 3項所述之記憶元件的製造方 法 ，其 中在 形 成 該 些 字元 線 與 該 些 源 極 線之後 ，形成該介 電 層之 前更 包 括 在 該 些字 元 線 與 該 些 源 極線的 側壁形成多 數 間隙 壁 ， 其 特 徵 在 於： 在 形成 該 些 間 隙 壁之 前 j 更 包 括 在 該些字 元線與該些 源 極線 之側 壁 形 成 襯層 y 且 在 形 成 該 些間隙 壁之後更包 括 移除 各對 源 極 線 之 間的 該 些 間 隙 壁 以 裸露出 該襯層。 29 .如申請專利範圍第2 3項所述之記憶元件的製造方

12423twf-x-l.ptd 第 28 頁 1229448 六、申請專利範圍 法，其特徵在於： 在該基底上形成多數個4狀隔離結構，以在該基底中 定義出多數個呈條狀且不相連的主動區，且該些字元線係 跨過該些條狀隔離結構與該些呈條狀且不相連的主動區。 3 0 . —種記憶元件的製造方法，包括·· 在一基底中形成多數個條狀隔離結構，以在該基底中 定義出多數個條狀主動區，其中各該些主動區包括多數對 以矩陣排列的第一通道區與多數對以矩陣排列排列的第二 通道區，其中每一對第二通道區係位於每一對第二通道區 之間； 在該基底上形成一第一介電層； 在各該第一通道區的該第一介電層上形成一第一閘 極，並同時在各該第二通道區的該第一介電層上以及該些 條狀隔離結構上形成一呈條狀的第二閘極； 在各該第一閘極上以及各該呈條狀的第二閘極上形成 一第二介電層； 於該基底上形成一第一導電層； 定義該第一導電層，以同時形成多數對字元線與多數 對源極線，各該字元線橫跨該些條狀隔離結構與該些條狀 主動區並且覆蓋同一列之該些第一通道區上的該些第二介 電層，而各對源極線係介於各對字元線之間，且橫跨該些 條狀隔離結構與該些條狀主動區並且覆蓋同一列之該些第 二通道區上的該些第二介電層； 於該些字元線與該些源極線兩側的該基底中形成多數

12423twf-x-l.ptd 第29頁 1229448 六、申請專利範圍 個源極/没極區； '、 於各該字元線與各該溽彳亟線的側壁形成一間隙壁； 於該基底上形成一第三介電層； 於該第三介電層層中形成多數個源極線接觸窗開口， 該些源極線接觸窗開口係裸露出各對源極線之間的該些源 極/汲極區並且至少裸’露出各對源極線之一；以及 於該些源極線接觸窗開口中填入一導電材料，以形成 多數個源極線接觸窗，以與各對源極線之間的該些源極/ 汲極區連接並且至少與各對源極線之一連接。 3 1 .如申請專利範圍第3 0項所述之記憶元件的製造方 法，其中各該源極線接觸窗開口為一自行對準接觸窗開 口 ，且在形成該些間隙壁與形成該第三介電層的步驟之 間，更包括在該基底上形成一共形蝕刻阻擋層，且形成該 些源極線接觸窗開口的步驟包括： 以該共形蝕刻阻擋層為終止層，蝕刻去除覆蓋在各對 源極線之間之該些源極/汲極區上之該第三介電層，並至 少去除覆蓋在各對源極線其中之一之上的該第三介電層， 以形成該些自行對準接觸窗開口；以及 回蝕刻該些自行對準接觸窗開口所裸露的該共形蝕刻 阻擋層，以裸露出該些源極/汲極區並且至少裸露出各對 源極線其中之一。 3 2.如申請專利範圍第3 0項所述之記憶元件的製造方 法，其中在該些字元線與該些源極線之後，在形成該些間 隙壁與之前，更包括在該些字元線與該些源極線之側壁形

l2423twf-x-l.ptd 第30頁 1229448 六、申請專利範圍 成一襯層，且在形成該些間隙\壁' 之後更包括移除各對源極 線之間的該些間隙壁以裸露出該襯層。 3 3.如申請專利範圍第3 0項所述之記憶元件的製造方 法，其中各該源極線接觸窗開口為一自行對準接觸窗開 口，且在移除各對源極線之間的該些間隙壁之後，於該第 三介電層中形成該些源極線接觸窗開口之前更包括在該基 底上形成一共形蝕刻阻擋層，且形成該些源極線接觸窗開 口的步驟包括： 以該共形蝕刻阻擋層為終止層，蝕刻去除覆蓋在各對 源極線之間之該些源極/汲極區上之該第三介電層，並至 少去除覆蓋在各對源極線其中之一之上的該第三介電層， 以形成該些自行對準接觸窗開口；以及 回蝕刻該些自行對準接觸窗開口所裸露的該共形蝕刻 阻擋層，以裸露出該些源極/汲極區並且至少裸露出各對 源極線其中之一。 3 4.如申請專利範圍第3 0項所述之記憶元件的製造方 法，其中各該源極線接觸窗開口係裸露出單一條狀主動區 上兩相鄰之該對源極線之間的該源極/汲極區並且至少裸 露出該對源極線其中之一。 3 5.如申請專利範圍第3 0項所述之記憶元件的製造方 法，其中各該源極線接觸窗開口係裸露出兩條以上相鄰之 該些條狀主動區上兩相鄰之該對源極線之間的該些源極/ 汲極區其中之二並且至少裸露出該對源極線其中之一。 3 6.如申請專利範圍第3 0項所述之記憶元件的製造方

12423twf-x-l.ptd 第31頁 1229448 六、申請專利範圍 法，更包括： x、 在該第三介電層中形成多數個位元線接觸窗開口 ，以 以使各該位元線接觸窗裸露出各對字元線兩側之各該源極 /汲極區；以及 在各該位元線接觸窗開口中填入另一導電材料，以形 成多數個位元線接觸窗，使各該位元線接觸窗連接各對字 元線兩側之各該源極/汲極區。 3 7.如申請專利範圍第3 6項所述之記憶元件的製造方 法，其中該些位元線接觸窗開口係與該些源極線接觸窗開 口同時形成。 3 8.如申請專利範圍第3 6項所述之記憶元件的製造方 法，其中該些位元線接觸窗開口與該些源極線接觸窗開口 係非同時形成。 3 9 .如申請專利範圍第3 0項所述之記憶元件的製造方 法，其中該些第一閘極與該些呈條狀的第二閘極的形成步 驟包括： 在該基底上形成一第二導電層； 定義該第二導電層，以形成一具有多數個開口的第二 導電層，其中該些開口係位於相鄰的主動區之間；以及 在形成該第二介電層、該第一導電層之後，在定義該 第一導電層的同時，再次定義該具有多數個開口的第二導 電層，以形成該些第一閘極與該些呈條狀的第二閘極，其 中同一列之該些主動區上的該些第一閘極係藉由該些開口 予以分離。

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