TWI228825B - Heterostructure resistor and method of forming the same - Google Patents

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TWI228825B
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Description

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五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種半導體裝置，且特別是有關於一種異 質結構電阻器及其製造方法。本發明之申請專利範圍係參 照20 0 3年12月5日提出之美國專利第60/527, 32 0號臨時申/ 請案，發明名稱為「異質結構電阻器及其製造方法 (Heterostructure Resistor and Method of Forming the Same 」〇 【先前技術】
積體電路中經常使用電阻器（R e s丨s t 〇 r )，例如類比電路咬 疋類比/數位混合訊號電路所用之電阻器，電阻器亦用於 輪出/輸入電路，作為輸出及輸入的電阻。此外，電阻器 包含一部份的輸入保護電路，藉由提供保護電路來防止靜 電放電（Electrostat ic Discharge, ESD)的問題。此種= 況I :電阻器可減弱靜電放電（ESD )的電壓值並且吸收、月 肖政靜電放電（ESD)的能量。在靜電放電（esd)的應用中， Z將數千伏特等級的大電壓跨接於電阻器的兩個端點。 積體電路例如可利用多結晶矽（p〇ly —crystalHne
icon)層形成電阻器，然而亦可使用單結晶矽 哭ugle-crystal 1 ine Si 1 icon)層形成積體電路的電阻 右功2如在一部分的單結晶矽塊狀基材形成電阻器，或是 哭。復絕緣層（S0I)基材之一部份單結晶矽層形成電阻
1228825 五、發明說明（2) 1 0 0，並以隔離結構1 〇 β定義電阻器i 〇 〇，其中隔離結構1 〇 6 例如可為淺溝渠隔離（Shallow Trench Isolation，STI) 或是場氧化結構（Fie Id Oxide)。電阻器本體1〇4的導電性 (Conductivity)與基材1〇2的摻雜電性相反，且以隔離結 構106定義電阻器本體104，電流1〇8流經電阻器本體1〇4的 兩個端點11〇之間，其中兩個端點丨10耦合於電阻器1〇4的 端部，電流108經歷電阻器1〇4的阻抗，形成線性的電流一 電壓之關係。由單結晶半導體材質組成之電阻器本體1 〇 4 比起傳統的多結晶矽電阻器結構來說，具有 訊之特性。 # 【發明内 本發明之 法’藉由 導體基材 包括載子 根據本發 體基材中 數之第一 導體層， 導體材質 根據本發 體晶片， 材質，在 容】 較佳實施例提供 將應變導入電阻 所形成之電阻器 移動率、增加片 明較佳實施例之 之摻雜區域，且 半導體材質，摻 且半導體層包含 〇 明另一較佳實施 半導體基材具有 半導體基材的第 一種異質結構電阻器及其製造方 器本體來進一步提高以單結晶半 的效能，以改善電阻器的特性， 電阻值及減少雜·訊。 種電阻裔’包括在一部份半導 半導體基材具有第一中性袼子常 雜區域包括覆蓋半導體基材之半 具有第二中性格子常數之第二半 例之一種具有半導體基材的半導 第一中性格子常數之第一半導體 一部份形成之第一主動區域，以
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五、發明說明（3) ___ 及在半導體基材的第二部份形成之第二主 主動區域形成之異質結構電阻器，該異餅钍二二。於第一 摻雜區域，且摻雜區域具有第二中性格^數:^器包含 體材質，並於第二主動區域形成電晶體。 一半導 2據本發明另一較佳實施例之一種電阻 ;供：半導體基材，且半導體基材為具有第= =之弟一半導體材質。接著在一部分的半 ^子常 動區域。然後在主動區域形成一凹型區域=形成主 域？成具有第二中性格子常數之第二4體=在 π分的半導體層及—部分的半導體基材形成換雜區域。 【實施方式】 例說明本發明之異質結構電阻器的製造 ^ 4 法，值仔注意的是，本發明提供許多可應用的劍 發各種應用領域’特定的實施例僅^於說明 内合’並非用於限定本發明之專利保護範圍。 質:i:i有！於一種半導體裝置’且特別是有關於-種異 阻哭Μ Μ阻益及其製造方法，其優點包括減少異質結構電 阻杰的雜訊及提升電阻值。 t ΐ ^ ”圖，1員示本發明之-較佳實施例，係為第2b圖中 二段2& —28，跨接於異質結構電阻器200之剖視圖，並 、、a、2b圖視為第2圖。本發明之電阻器2〇〇為一寬度 大長度[之矩开》結構，其中寬度W的尺寸大於0 · 1 # m，以 於1 為較佳。較佳實施例中，長度l的尺寸大於〇· i 1228825 五、發明說明（4) ，以大於1 為較佳。本發明之 (Serpentine)形狀，或是其他常用的擴^ ^可為婉挺 Resistor)之形狀。 ’、政電阻（Diffusion 第2a圖顯示第一半導體層202，亦稱為半 皁晶格子常數結構之塊狀石夕基材 夺：體基材，具有 度及導電性。值得注意的是，第一彳導^二所需之摻質密 J緣層⑽)基材，咖基材的第一石夕材心2包一括 ί 材= : = 戍丄 /刊貝層在801基材上的矽材質声可為盔 應力石夕材質層或是應變石夕材質層。 、㈢ 、’、 第2圖的電阻器20 0具有摻雜本^區域2〇4，稱 體2 0 4，係形成在一部分的美姑川9 μ 办—莖雨— 1刀的基材202上，利用隔離結構208 來疋義電阻姦，隔離結構2 〇 8例如可為第2圖所示之巨 隔離結構（STI)208。摻雜本體區域2〇4的摻雜型式與位於 本體區域2 04下方的半導體井區域2〇β之摻雜型式相反，並 且使用與基材區域2〇2不同導電性之摻質對本體區域2〇4之 井區域20 6進行摻雜。舉例來說，本體區域2〇4是ρ型摻 雜’則在η型井區域206形成本體區域204，且η型井區域 206的下方設有ρ型基材2〇2。另一實施例，井區域2〇6的材 質可與基材202相同，且η型電阻器本體204覆蓋一 ρ型井區 域206，ρ型井區域206覆蓋ρ型基材20 2，電阻器本體204的 平均摻雜濃度介於1(Ρ至l〇i9 /cm3。 在第2圖之實施例中，在覆蓋層212下方埋設一第二半導體 層210，且覆蓋層212是利用一部份的電阻器本體204所形
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成，，蓋層21 2材質與位於第二半導體層21〇下方的—部份 電阻器本體204具有相同的半導體材質。 本發明提供一種具有摻雜本體區域2〇4之電阻器2〇〇，電阻 ^ 200包含半導體異質結構203，半導體異質結構20 3以緊 ==接觸方式形^有兩種不同半導體材質的結構，其 =半導體異質結構203亦稱為半導體層接面或是半導體異 如f 圖所不’電阻器200具有第二半導體層210，係由第 質所形成，第二半導體材質的格子常數與第-/材 '的格子常數不同。第一半導體材質設置於井區_ ，包含摻雜區域204，位於第二半導體層210下方， 而且位於覆蓋第二半導體層21〇之覆蓋層212中。第二半導 ，10形成異質接面2〇3，其中第二半導體層21〇以原子 於井區206及覆蓋層212，且異質接面2〇3具有不配對 格子結構之半導體材質。 如第2a圖所示，層間介電材質（InterUvei !^ielectric)241覆蓋電阻結構，且於層間介電材質241内 邛之接觸洞2 4 2形成導電材質，以作為導電接觸墊2丨4。施 加在導電接觸墊2 1 4的電壓差沿著電流路徑2丨6產生電流。 在較佳實施例中，第一半導體材質為矽材質，且第二半導 ，材質矽鍺材質，例如SiGe或sue,，SUa中Ge的莫耳 刀數值X介於〇 · 1至〇 · 9之間。p型s丨一 s i g e異質結構電阻器 2〇〇係利用電洞作為主要的電荷載體來形成電流216。由於· ASiGe之間具有原子價帶偏移量（yaience Bancj -
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Offset)，使得在Si Ge層中形成量子井且載子侷限在“以 層中。橫跨電阻器2 0 0兩端的電位差或是電壓所形成之電 流沿著電流路徑2 1 6流經電阻，如第2 a圖所示。由於載子 侷限在上述區域，所以大部分流經電阻器2〇〇的電流216流、 入S i Ge層。 在另一實施例中，第一半導體材質為矽且第二半導體為碳 化矽，例如SiC或是SiwCy，本體區域204的摻雜型式為n 型，而井區206及基材202為p型。Sfy中C的莫耳分數值y 介於0· 01至0· 04之間。η型Si-SiC異質電阻器2〇〇係利用電 子作為主要的電荷載體來形成電流216。由於Si與^(：之間 的原子價帶偏移量（Valence Band Offset)，使得在第二 半導體層2 1 0中形成量子井，且大部分的電荷載子流入第 ，半導體層210中，所以大部分流流入第二半導體層2丨〇。 第二半導體層21G的材質除了包含SiixGejSiiy(：y^外，亦 可使用其他材質，例如Sii-x-yGexCy之半導體合金。1中以 的莫耳分數值X介於〇.1至0.9之間，且C的莫 數值 於〇· 01至0. 04之間。 my η ^發明之較佳實施例明顯改善雜訊，主要是來自於量 游# 具中里子井疋由電阻器本體204形成 之異質接面2 0 3。本發明優點之一盔被2、,L # _ 乂 .月仫點之為載子沿著電流路徑216 = ^Trapping)或是釋放（Detrapping)效應會減少。 】：：本體204形成電阻器20 0兩端點之間的 構成電阻器本體204的摻雜區域並 值 理，以沿著電阻器200的長产[仍％拄古予伽杜處 W负度L彳乃維持南電阻值，然而在導
第12頁 1228825 五、發明說明（7) 電接觸墊214下方之-部份的電阻器本體2 物m，其中金屬石夕化物包括鎳金㈣化物、化 物、鶴金屬石夕化物、鈦金屬石夕化物、组金 物屬、夕化 矽化物及餌金屬矽化物。亦可在導雷叨鉑7蜀 守电接觸塾下方的一部份 電阻器本體204形成重摻雜。 j Η 1 片電阻（Sheet Resistance)係定義為單位表面積的電阻 值，會隨著流經應變異質結構層的多數載子而增加， 流經異質結構電晶體200的第二半導體介電層21〇之電流 2U。因此以形成等量的電阻值而言，本發明之異質結構 電阻的佔用面積小於習知的擴散電阻。 電阻器200可與其他的半導體裝置整合在一起，例如與應 鐽通道電晶體220結合之電阻器，如第3圖所示，此實施例 中，應變通道電晶體220包括通道區域224，係由第一半導 體材夤20 2所形成，源極/汲極222位於第一半導體材質2〇2 内’且鄰接於通道區域的異側端部，至少一部份的源極/ 汲極222是由第二半導體材質形成。如前所述，第二半導 體材質具有第二中性格子常數（Natural Lattice Constant) ’且第二中性格子常數與第一材質2〇2的格子常 數不同。在圖式之實施例中，第二半導體材質層2 1 0沿伸 過通道’在另一實施例中，例如2 0 0 3年1 2月5日揭露之第 1 0/72 9, 0 95號美國專利申請案，第二半導體材質與側間隙 壁2 3 0對準。 問介電層226覆蓋通道區域224且閘極228覆蓋閘介電層 2 26 ’利用任何可形成閘介電層之製程步驟，於通道區域
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五、發明說明（8) 2 2 4上形成閘介電層2 2 6，其中該製程步驟例如可為熱氧化 製程、氮化製程、濺鍍沉積製程或是化學氣相沉積^ (CVD)。閘介電層226的厚度介於5至1〇〇埃之間。電晶體之 閘介電層係為一閘介電材質，例如可為氧化矽、氮氧化 矽、高介電常數材質或是其組合之一。
較佳實施例中，高介電常數值大於8，介電材質包括氧化 銘（Al2〇3)、氧化铪（Hf02)、氮氧化銓（Hf〇N)、矽化铪 (HfSi04)、氧化錯（Zr02)、氮氧化錯（ZrON)、石夕化鍅 UrSi04)、氧化釔（Y2〇3)、氧化鑭（La2〇3)、氧化鈽（Ce〇2)、 氧化鈦（T i 〇2 )、氧化鈕（τ 〇5)或是其組合之一，較佳實施 例中，介電材質為氧化铪（Hf〇2)。閘介電層226之矽氧化等 效厚度（Equivalent Oxide Thickness, EOT)小於50 埃， 較佳為低於20埃，更佳為低於ι〇埃，且閘介電層226的厚 度低於100埃，較佳為低於5〇埃，更佳為低於2〇埃。閘極 2 2 8的材質可為結晶矽鍺、金屬、金屬矽化物、金屬氮化 物或是導電金屬氧化物，較佳實施例中，閘極228為結晶 矽鍺。金屬例如可為鉬、鎢、鈦、鈕、鉑及铪，作為上閘 極2 28，金屬氮化物包括氮化鉬、氮化鎢、氮化鈦及氮化 组。金屬石夕化物包括鎳矽化物、鈷矽化物、鎢矽化物、鈦
矽化物、鈕矽化物、鉑矽化物及餌矽化物、導電金屬氧化 物、釕氧化物及錫化銦。 在^極228的側壁上形成間隙壁23〇，且間隙壁23〇由一種 或疋多種介電材質組成，金屬矽化物232覆蓋閘極228及源 極/汲極區域222。
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參考第4a-4f圖，提供一種異質結構電阻器2〇〇的製造方 法。在第4a圖中，半導體基材2〇2例如可為矽材質，基 結構2〇8用於定義主動區域2°6 ’其中隔離：構 泪t 3溝渠隔離製程形成之，且隔離結構2〇8的溝 木renc深度介於2000至600 0埃之間，並利用熱氧化製 程’於溝渠侧壁形成厚度介於10至200埃的襯氧化層，接 著可利用化學氣相沉積法在溝渠中填入溝渠介電材曰質。本 發明亦使用其他的隔離結構，例如使用習知的區域矽 (LOCOS)製程形成場氧化區域。 一
當基材的摻雜濃度不足時，可利用離子佈植法在一部分的 基材中形成主動區域206，且主動區域2〇6的摻雜型式可 η型或是p型摻質，其中離子佈植使用的11型摻質例如可為'、、 磷，ρ型摻質例如可為硼，劑量約介於5χ 1〇12至1〇U/cm2之 間’主動區域2 〇 6亦稱為井區2 〇 6。 在主動區域234蝕刻形成深度d的凹型區域236，如第4b圖 所示，例如使用氯及溴試劑進行電漿蝕刻形成凹型區域^ 236。凹型區域236的深度d介於5〇至1〇〇〇埃之間，並可 用介於80 0至1〇〇〇 C的溫度進行回火製程，促使矽漂移， 以修補蝕刻製程造成的損害，並使矽表面較為平順，以
於後續的磊晶製程。在此步驟中，亦可同時形成電晶體 20 0 (第3圖）之溝渠。 a 接著參考第4c圖，在凹型區域2 36磊晶成長第二半導體材 質，以填補凹型區域23 6，並形成第二半導體層21〇。如 所示，第一半導體材質在第二半導體層21〇上磊晶成長，
第15頁 1228825 五、發明說明（ίο) 以形成覆蓋層212，其中覆蓋層212為選用之結構。在井區 206及第二半導體材質層210之第一材質及第二材質進行原 子耦合形成異質接面203 ’並且在覆蓋層212及第二半導體 層210之第一材質及第二材質進行原子耦合形成異質接面 203，以形成異質結構電阻200。 用於進行蠢晶成長的兹晶製程例如可為化學氣相沉積法 (CVD)、超高真空化學氣相沉積法（UHV-CVD= Ultra High Vacuum Chemical Vapor Deposition)或是分子束蠢晶法 (Molecular Beam Epi taxy，MBE)，較佳實施例中，以介 於3 0 0至8 0 0 °C之溫度進行化學氣相沉積製程，磊晶成長的 材質可延伸至電晶體通道區域的表面上。在第一實施例 中，第二半導體層21〇包含矽鍺（si lxGex)材質之半導體， 其中Ge的莫耳分數值X介於〇· 1至〇 . 9之間。在另一實施例 中，第一半導體層210包含碳化矽（s iwcy)之半導體，其中 C的莫耳分數值y介於〇〇1至0Q4之間。 =第3圖所不，在同一晶片之電晶體上形成電阻器，在此 κ施例中’於餘刻形成溝渠2 3 6及形成第二半導體層21 〇之 後’接著形成閘極堆疊（例如閘介電層226上之閘極）。電 晶體的通道區域包含第二半導體層，最形成的結構如第3 圖所示。 在另一實施例中，於蝕刻形成溝渠及蝕刻該溝渠中第二半 導體層2 1 0的蠢晶之步驟前，先形成電晶體的閘極堆疊。 較佳貫施例中’在蝕刻形成溝渠及進行選擇性的磊晶製程 之前’先形成閘極之側間隙壁，在此實施例中，電晶體的
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五、發明說明（11) $道區域包含第一半導體材質，且在電晶體結構之第二半 ¥體材質係鄰接於通道區域，2〇〇3年12月5日之第1〇/729, 〇 9 5唬專利申請案揭露了此結構，並作為本發明之參考， 詳細的說明可參考該申請案的内容。 繼續參考第4C圖，在蠢晶成長製程中，以即時摻雜或是以 不摻雜方式磊晶形成第一及第二半導體層21〇、212。若是 在磊晶成長製程沒有進行摻雜，則於後續製程進行摻雜， 且以快速熱回火製程驅入摻質。導入掺質的方法包括習知 的離子佈植、電漿沉浸離子佈植（piasma Immersi〇n丨⑽
Implantation，PIII)、氣體或是固體源擴散或是其他習 知的導入技術，再利用後續較高的溫度對佈植造成的損害 或非均質化進行回火製程處理。 本發明先利用淺佈植製程對電阻本體2〇4中淺區域進行摻 雜然後再進行，朱層的佈植，此步驟形成之電阻器2 〇 〇 士 弟4 d圖所示。 接著形成接觸蝕刻終止層238，隨後沉積保護層240，如第 4/圖所示，然後蝕刻接觸洞242穿透保護層24〇，並停止於 該接觸蝕刻終止層2 3 8。在蝕刻終止層2 3 8之後，填入導電 材質至接觸洞2 4 2中，以形成異質結構電阻器2 〇 〇之導電接 觸區214，如第4f圖所示。導電材質包括銅、鋁、銀、 金、或是鎢，並且進行金屬矽化製程20 7，以於電阻太 覆蓋導電材質。 豆 雖然本發明已用較佳實施例揭露如上，然其並非用以限定 本發明，任何熟習此技藝者，在不脫離本發明之精神^ =
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第18頁 1228825 圖式簡單說明 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、和優點能更明顯易 懂，特舉較佳實施例，並配合所附圖式，作詳細說明如 下： 第1圖係繪示習知技術中以一部分基材形成之電阻器。 第2a圖係繪示依據本發明之一較佳實施例之剖視圖。 第2b圖係繪示依據本發明第2a圖實施例之平面視圖。 第3圖係繪示依據本發明之另一較佳實施例之剖視圖。 第4a — 4f圖係繪示依據本發明形成異質結構電阻器之製程 步驟。 [元 >件 代 表 符號簡單 說明】 100 電 阻 器 102 基 材 104 電 阻 器 本體 106 隔 離 結 構 108 電 流 110 端 部 200 電 阻 器 202 第 半 導 體 層 203 異 質 接 面 204 電 阻 器 本 體 206 井 區 域 207 金 屬 矽 化 物 208 隔 離 結 構 210 第 二 半 導 體 層 212 覆 蓋 層 214 為 導 電 接 觸 墊 216 電 流 路 徑 220 應 變 通 道 電 晶體 222 源 極/沒極 224 通 道 區 域 226 閘 介 電 層 228 閘 極 230 側 間 隙 壁 232 金 屬 矽 化 物
第19頁 1228825 圖式簡單說明 2 3 4 主動區域 2 3 8蝕刻終止層 241層間介電材質 236 凹型區域 2 4 0保護層 2 4 2接觸洞
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Claims (1)

1228825 六、申請專利範圍 1. 一種電阻器，灵少包含： 一基材，具有〆第〆:性格子常數之一摻雜半導 一摻雜半導體層，覆蓋於該基材，該摻雜半導恩才質； 二半導體材質形成之’該第二半導體材質具有一二由—第 格子常數，且該第二中性格子常數與該第二中祕=二中性 尤知同. τ [生格子常數 之，該半導體基 域；以及 域’使得該第一 部分該摻雜區域
其中該第一電阻 雜區域中之重摻 一摻雜區域，以一部份的半導體基材形成 材包含該摻雜半導體層； 一第一電阻器端部，電性連接於該摻雜區 一第二電阻器端部，電性連接於該摻雜區 電阻器端部與該第二電阻器端部之間的一 形成一電阻器本體。 2 ·如申晴專利範圍第1項所述之電阻器， 器端部與該第二電阻器端部至少包含 雜區域。 ^ 4·如申請專利範 為η型摻雜。 圍第3項所述之電阻器 ’其中該摻雜區域
第21頁 1228825
’、、申請專利範圍 5 · 如申 為心：專利範圍第3項所述之電随器…該推雜 區域 6的换如申請專利範圍第1項所述之電阻器，盆中該摻雜F a 的4雜濃度介於1〇16至1〇19cnf3之間。 ，、 ” £域 7層如:Λ專利範圍第1項所述之電脏器，更包含-覆蓋 材質广覆盍該摻雜半導體層，且該覆蓋層包含第一半導體 8格子如常申二，，項所器，其中該第 於該第一中性格子常數 镥 導 ;材7二專二=一述:!:以:二:: η·如申請專利範圍第丨項所述之電阻器，其中該第二中 性格子常數小於該第！中頁性格子常數。
第22頁 =·如申請專利範圍第g項所述之電阻器，其中該第二半 V體材質的該鍺材質之莫耳分數值介於〇· 1至〇· 9之間。 1228825 六、申請專利範圍 12·如申請專利範圍第11項所述之電阻器，其中該第一半 導體材質包含矽材質，且該第二半導體材質包含矽及碳材 質。 13·如申請專利範圍第1 2項所述之電阻器，其中該第二半 導體材質的該碳材質之莫耳分數值介於〇· 01至〇. 〇4之間。 14·如申請專利範圍第11項所述之電阻器，其中該摻雜區 域鄰接於一隔離區域。 15·如申請專利範圍第1 4項所述之電阻器，其中該隔離區 域為淺溝渠隔離區域。 °° 16·如申請專利範圍第1項所述之電阻器，其中該半導體 基材為塊狀半導體基材。 a 17. 如申請專利範圍第1項所述之電阻器，其中該半導體 基材為絕緣矽基材。 人 ^ 18. —種半導體晶片，至少包含： 一半導體基材，具有一第一中性格子常數之一第一半導體 材質； 1 一第一主動區域，形成於該基材的第一部份； 一第一主動區域，形成於該基材的苐二部份；
1228825_ 六、申請專利範圍 一異質結構電阻，形成於該第一主動區域，該異質結構電 阻包含一摻雜區域，該摻雜區域具有一第二中性格子常數 之第二半導體材質；以及 一電晶體，形成於該第二主動區域中。 - 19.如申請專利範圍第1 8項所述之半導體晶片，其中該摻 雜區域覆蓋一部份該半導體基材，且該摻雜區域與該半導 體基材的摻雜型式相反。 2 0.如申請專利範圍第1 8項所述之半導體晶片，其中該摻 雜區域的摻雜濃度介於1016至1019cnr3之間。 21.如申請專利範圍第1 8項所述之半導體晶片，更包含一 覆蓋層，以覆蓋該半導體層，且該覆蓋層包含該第一半導 體材質。 2 2.如申請專利範圍第1 8項所述之半導體晶片，其中該第 二中性格子常數大於該第一中性格子常數。 23.如申請專利範圍第1 8項所述之半導體晶片，其中該第4 一半導體材質包含矽材質，且該第二半導體材質包含矽及 鍺材質。 24.如申請專利範圍第1 8項所述之半導體晶片，其中該第
第24頁 1228825 六、申請專利範圍 中丨生袼子#數小於該第/中性格子常數。 該第 矽及 2j坐如申凊專利範園第1 8項所述之半導體晶片，其中 =^ Ϊ體材質包含矽材質，真該第二半導體材質包含 奴材質。 26.如申請專利範圍第1 8項所述之半導體晶片，其中該雷 晶體為一應變通道電晶體。 ° 2曰7 ·如申睛專利範圍第丨8項所述之半導體晶片，其中該電 曰曰體至少包含相對鄰接於一通道區域之源極區域與一汲極 區域，且至少一部份的該源極區域及該汲極區域包含該第 二半導體材質。 ^ 2 8·如申請專利範圍第2 7項所述之半導體晶片，其中該電 曰曰體為ρ型電晶體，且該第二半導體材質包含砍及錯材 質。 ° 2 9.如申請專利範圍第2 7項所述之半導體晶片，其中該電 晶體為η型電晶體，且該第二半導體材質包含矽及碳材 質。 人 3 0.如申請專利範圍第1 8項所述之半導體晶片’其中该半 導體基材為塊狀半導體基材。 第25頁
31. 導體 32, 提供 數之 形成 形成 性格 形成 體基 形成 第— 於該 觸塾 一種 一半 一第 一 i 具有 子常 一摻 材； 第一 部份 摻雜 之間 =申請專利範圍第18項所述之半導體晶片，其中該半 土持為矽覆絕緣層基材。 電阻器的製造方法，矣少包含下列步驟： 導體基材，該半導體基材具有一第一中性格子常 一半導體材質； ° 動區域於一部份該半導體基材； 且該第二中 一第二中性格子常數之一半導體層 數與該第一中性格子常數不相同； 雜區域於至少一部份該半導體層及一邱 以及 π份該半導 接觸墊且該第一接觸墊電性耦合於該 衣得雜區w u ’並且形成第二接觸墊且該第二接觸塾或的 區域的第二部份，以於該第一接觸墊執合 形成該電阻器。 、该弟二接 3 3·如申請專利範圍第3 2項所述之電阻器的製造 中形成该主動區域的步驟中，至少包含下列 其 1 π 驟： 形成複數個溝渠，以定義該主動區域； 以一溝渠填充介電材質填入該些溝渠中；以及 4 掺雜該主動區域。 3 4·如申請專利範圍第3 2項所述之電阻器的勢、生、、 \ ^方法’其
第26頁 1228825_ 六、申請專利範圍 中形成該半導體層的步驟中至少包含使用化學氣相沉積步 驟。 35. 如申請專利範圍第32項所述之電阻器的製造方法，其 中形成該半導體層的步驟中至少包含使用選擇性磊晶步 驟。 36. 如申請專利範圍第32項所述之電阻器的製造方法，更 包含於該摻雜區域形成至少兩個電性接觸墊。 37. 如申請專利範圍第32項所述之電阻器的製造方法，其 中形成該摻雜區域的步驟至少包含離子佈植步驟。 38. 如申請專利範圍第32項所述之電阻器的製造方法，更 包含形成一覆蓋層之步驟，以覆蓋該半導體層，且該覆蓋 層包含第一半導體材質。 39. 如申請專利範圍第32項所述之電阻器的製造方法，其 中該第二中性格子常數大於該第一中性格子常數。 40. 如申請專利範圍第32項所述之電阻器的製造方法，其 中該第一半導體材質包含矽材質，且該第二半導體材質包 含矽及鍺材質。
第27頁 1228825_ 六、申請專利範圍 41. 如申請專利範圍第3 2項所述之電阻器的製造方法，其 中該第二中性格子常數小於該第一中性格子常數。 42. 如申請專利範圍第32項所述之電阻器的製造方法，其 中該第一半導體材質包含矽材質，且該第二半導體材質包 含矽及碳材質。 43. 一種異質結構電阻器的製造方法，至少包含下列步 驟： 提供一矽材質之一半導體基材； 於該半導體基材形成隔離結構，以定義一主動區域； 於該主動區域中蝕刻形成一凹型區域，其中該凹型區域的 深度介於50至1 0 00埃之間； 於該凹型區域中利用一第二半導體材質磊晶形成一半導體 層，以填入至少一部份該凹型區域，其中該第二半導體材 質包含矽、及鍺或碳兩者之一； 形成一覆蓋層於該半導體層上，且該該半導體層為矽材 質； 進行一淺佈植製程，以摻雜該主動區域之一電阻本體的淺 層區域； 於該電阻本體中進行深層佈植製程；以及 形成第一接觸墊且該第一接觸墊電性耦合於該電阻本體的 第一部份，並且形成第二接觸墊且該第二接觸墊電性耦合 於電阻本體的第二部份，以於該第一接觸墊與該第二接觸
第28頁 1228825 六、申請專利範圍 墊之間形成該電p且器。 裏質結構電阻器的製造 44如申請專利範圍第43項戶斤二少包含使用標準的淺 方法，其中形成該隔離結構的步驟 溝渠隔離製程。 - W·如申請專利範圍第44項所述之異質結構電阻器的製造 方法，其中形成該隔離結構的步驟中，至少包合下列步 驟： 餘刻形成厚度介於2〇00至6〇〇〇埃之間的溝渠； 利用熱氧化製程於該溝渠的側壁上形成厚度介於1 〇至2 〇 〇 埃之間的襯氧化層；以及 以一溝渠填充介電材質填入該溝渠中。 46·如申請專利範圍第45項所述之異質結構電阻器的製造 方法’其中形成該襯氧化層的夕驟中至少包含使用熱氧化 製程。 4 7·如申明專利範圍第4 5項戶斤述之異質結構電阻器的製造 方法’其中填入該溝渠的步•驟中至少包含使用化學氣相沉4 積法。 48·、如申請專利範圍第44項所述之異質結構電阻器的製造 方法’其中形成該隔離結構的少驟中至少包含使用區域矽
1228825 六、申請專利範圍 氧化製程形成場氧化區域，且於蝕刻該凹型區域的步驟之 前’更包含換雜該主動區域。 49. 如申請專利範圍第48項所述之異質結構電阻器的製造 方法，摻雜該主動區域之步驟中佈植的劑量介於5 X 1 012至 1 014/cm2 之間。 50. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中蝕刻該凹型區域的步驟中至少包含利用氯及溴 試劑進行電漿餘刻製程。 51. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，在蝕刻該凹型區域之後，更包含以介於8 0 0至1 0 0 0 之間的溫度進行回火製程。 52. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中該覆蓋層係以磊晶成長形成於該半導體層上。 53. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中形成該半導體層的步驟中至少包含進行化學氣 相沉積步驟。 54.如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中形成該半導體層的步驟中至少包含進行超高真
第30頁 1228825 六、申請專利範圍 空化學氣相沉積（UHV-CVD)步驟。 55. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中形成該半導體層的步驟中至少包含進行分子束 蟲晶製程。 56. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中該半導體層延伸至該半導體基材之表面上。 57. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中該半導體層至少包含Sii_xGex，且X介於0. 1至0. 9之間。 58. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中該半導體層至少包含SipyCy，且y介於0. 01至0. 0 4之間。 59. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中形成該半導體層及該覆蓋層的步驟中即時進行 摻雜製程。 60. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，更包含對該半導體層及該覆蓋層進行摻雜製程。
第31頁 1228825
:法如㈣造 ·、如申凊專利範圍第6 1項所述之異質結構電阻器的製造 =法，其中係利用電漿沉浸離子佈植（pi j 1 )進行該摻雜製 程* 0 乂 ’、、 63·、如申請專利範圍第61項所述之異質結構電阻器的製 方法，其中更包含將該基材曝露於較高溫度， : 害或是非均質化進行回火製程。 對佈植
6 4· 如申請專利 方法，其中係利 程。 範圍第60項所述之異質結構電阻器的製造 用氣體或是固體源擴散法進行該摻雜^ ° 65·如申請專利範圍第43項所述之異質結構電阻器生 方法，更包含下列步驟： °衣仏 於5亥主動區域上形成一接觸蝕刻終止層； 於該接觸蝕刻終止層上沉積一保護層； 2刻接觸洞穿透該保護層，並停止於該接觸蝕刻終止層 ，刻曝露的該接觸蝕刻終止層；以及 藉由一導電材質填入該接觸洞，以形成該第一接觸區 第二接觸區。 ασ 口乂
第32頁 1228825_ 六、申請專利範圍 66. 如申請專利範圍第65項所述之異質結構電阻器的製造 方法，其中該導電材質係選自銅、鋁、銀、金及鎢之一。 67. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，其中該第一接觸區及該第二接觸區的材質係選自 銅、鋁 '銀、金及鎢之一。 68. 如申請專利範圍第43項所述之異質結構電阻器的製造 方法，更包含形成一金屬矽化物於該第一接觸墊與該電阻 器主體之間，以及在其中該形成另一金屬矽化物於該第二 接觸區與該電阻器主體之間。
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