TWI226985B - Data transmission circuit for universal serial bus - Google Patents

Description

1226985 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種泛用串列匯流排糸統’且較特別 的是，有關於一種具有低速輸出驅動器，以控制在泛用奉 列匯流排系統中交互電壓的數據傳輸電路。 【先前技術】 隨著電腦處理器和應用程式功能的最新發展，電腦需 要有效率的擴展對各種不同種類的週邊裝置的連接能力。 習知的電腦系統的外接埠(external ports)，對於各種不同功 能和不同介面形式的週邊裝置而言，已經達到極限。針對 這些需求，一種被稱為，，泛用串列匯流排，，(universal serial bus)(以下簡稱為USB)的新一代匯流排介面系統，已經由 例如像是 Intd，Microsoft，Compaq，NEC，···，等等主要 的電腦和電話網路公司發展出來，以使得實際的應用程式 可以適用於各種不同的介面需求。泛用串列匯流排目前已 鉍成為電腦和週邊裝置之間的一種新的介面標準。在泛用 串列匯流排標準VI·〇首先在1996年1月15日定義之後， 乏用串列匯流排的標準在1998年7月28.日，在泛用串列 匯流排標準VU中被再次修訂。 、泛用串列匯流排裝置可以指派127個週邊裝置。一個 題邊裝置包括16個端點(en(j p〇ints)。換句話說，在一個週 邊裝置中，最多可以允許16種功能。目前有多種週邊裝 可以連接到專用串列匯流排，例如像是電話，調變解 周ii(V[〇DEM) ’印表機，掃描器，遊戲塾(game ，麥

1226985 克風，數位揚聲器，光筆(styluses)，操縱桿(joysticks)，滑 鼠，監視器，或是數位照相機。 將週邊裝置連接到電腦，或是在周邊裝置之間互相連 結的介面電纜，是由一個電源電壓線(VDD)，一個接地線 (VSS)，和一對數據訊號線(D+，D_)所組成。而且數據訊號 必須被疋位在3.3V的互補金屬氧化半導體CM〇s電壓範 圍之内。 、泛用串列匯流排VU同時也定義全速(full_speed)或高 速(high-speed)和低速(low-speed)的選擇性速度模式。高速 模式工作在12MbPs(每秒百萬位元)’而低速：式：是：作 在1.4Mbps。在低速模式+，因為匯流排的佔有率 (occupation rate)是在高速模式中的匯流排佔有率的八 ί要== 裝广到泛用串列匯流排，或是_ 主要疋以_捕(short eyde祕_，會嚴重的 裝置的數據傳輸狀態。因此，低賴式翻於低成本= 消耗功率的裝置，或是例如像是職或 據 傳輸的裝置。 里数據 此外，該對數據訊號（D+，D·)是一 (complementary pair)訊號，當豆中一個曰 丁立補 -個則會在低位準。數據訊號被設計斜: (predetermined slope)，提升到一個高位準， 的斜率 個低位準。根據泛时列匯流排標準 下降到一 voltage)，也就是當一個從一個低位準，上升到一(cr〇,〇ver 的數據訊號的斜率，與另一個外一彻- 、一個向位準 另做個向位準，下降到一個 1226985

躲 低位準的數據訊號的斜率交會時的一個電壓點，必須被維 持在1.3V到2.0V的一個範圍之内。第1A圖繪示一個理 想狀態，其中數據訊號的交互電壓符合在泛用串列匯流排 標準中所定義的範圍。而第1B圖則繪示一個異常狀態， 其中數據訊號的交互電壓並不符合在泛用串列匯流排標準 中所定義的範圍。 倒轉不歸零(Non_Return_to-Zero-Invert，NRZI)形式的 傳輸數據，會被轉換成匯流排專用的數據訊號(D+，D-)， 該些號會由一個收發器（transceiver)做調變(modulate)， 以適用於泛用串列匯流排電纜。匯流排專用數據訊號的交 互電壓’對架構在收發器中的電晶體的臨界電壓(thresh〇ld voltages)是相當敏感的。舉例來說，假設臨界電壓的分佈 是在〇.9V；t 0.1之間，也就是臨界電壓的範圍是從最小 0.8V到最大ι·〇ν之間。則在上升時間⑽丨叩time)和下降 時間(falling time)之間會有變化變化球差異存在，這個差異 會成匯流排專用數據訊號的交互電壓產生變化。 【發明内容】 為解決上述問題，本發明的目的是提供一種具有一個 泛用串列S流排低速收發H，可以藉由補償在生產過程中 所產生的變化，將匯流排專用的數據訊號的交互電壓調整 在一個正常的範圍之内。 一數據傳輸電路具有一個測試模式，用來補償第一和第 =數據訊號的交互電壓的變化，該變化是由在收發器中所 坎入的複數個電晶體的臨界電壓的分佈所產生的。收發器 9a b. 1226985 將一個外部的測試時脈訊號，轉換成第一和第二 號’以傳送給第-和第二數據線，並且使第—和第二=據 訊，延遲-個預定的時間。當該些交互電壓偏離—個 的=圍時’第—和第二數據訊號的延遲時間會被調整，以 用串列匯流排低速收發器所產生的匯流排專用數 據1的交互電壓，會—直被定位在—個正常的範圍之内。 為達到上述目的，本發明提供一種數據傳輸電路， 來分別將第-和第二數據訊號傳送給第—和第二數據線。 該數據傳輸電路包括-個獅電路，—個輸出電路，和一 個比較電路。其中，選擇電路輸出一個外部測試時脈訊號， 並且在正常模式下，輸出_個外部數據輸人訊號。輸 路將來自選擇電路的—個輸出訊號，轉換成具有預定延遲 時間的第-和第二數據訊號。比較電路檢查數據訊號的交 互電壓，是否被定位在—個預定的範圍之内。當交互電壓 偏離該預定的顧時呵以嫌該魏據喊的延遲時間。 比較電路包括一個第一比較器，一個第二比較器，和 一個邏輯電路。其中，第-比較it是絲檢查第-數據訊 號到達一個參，電壓(reference v〇ltage)的一個第一時間 點。第二比較器是用來檢查第二數據訊號到達參考電壓的 一個第二時間點。邏輯電路是藉由使用一個互斥或 (exclusive OR)運算，檢查第一和第二時間點是否互相符 合0 數據傳輸電路更加包括一個計數器，用來計算一個由 邏輯電路所產生的一個輪出訊號的運動週期(active peri〇d)

X 1226985 的維持時間(maintenance time)。數據訊號的延遲時間，會 隨著計數器所提供的計數值而增加。 數據傳輸電路被使用在適用於泛用串列匯流排標準 V1.1的一種電子裝置上，而且數據線也可以適用在泛用串 列匯流排介面上。參考電壓是從1.3V到2·〇ν。 在本發明的另一方面，將第一和第二數據訊號分別傳 送給第一和第一數據線的數據傳輸電路包括一個第一選擇 電路’-個第二選擇電路，—個第—延遲電路，一個第二 延遲電路，-個第—輸出電路，_個第二輸出電路，和一 m二其：：第一選擇電路輸出一個外部測試時脈 第二選擇電路輸出一個外部測試時=號並 號。第-延遲電路將第一雜2數據輪入訊號的互補訊 -個預定的時間。第二延遲電路將第二’延遲 出訊號，延遲一個預定的時間。第iC路的一個輸 電路的-個輸出訊號，轉換二電路將第-延遲 —數據線。第二輪;電«傳送給第 戚，轉換成第二數據訊號，以傳送 t的一個輸出訊 =檢查數據訊號的交互電壓，在職模it線。比較電 =一個預定的範圍之内。當交互電壓’是否定位 可以调整該些數據訊號的延遲時間。員疋的範圍時， 在本發明的另一方面，一個 個串列介面裝置中，該串列介路被包含在一 "置疋用來處理數位訊號 1226985 基Λ替換耳 "" . 處理系統的串列數據匯流排和提供系統額外功能的功能裝 置(function devices)之間的介面操作。串列介面裝置搭配控 制器，用來將來自功能裝置的一個數據訊號，轉換成一個 介面專用數據訊號，並且用來產生複數個控制訊號。將第 一和第二數據訊號分別傳送給第一和第二數據線的數據傳 輸電路包括一個選擇電路，一個輸出電路，和一個比較電 路1其中，選擇電路輸出一個外部測試時脈訊號，並且在 正常杈式下，輸出一個外部數據輸入訊號。輸出電路將來 自選擇電路的一個輸出訊號，轉換成具有一個預定延遲時 間，第和第一數據訊號。比較電路檢查數據訊號的交互 $壓是否定位在-_定的_之内。#交互f壓偏離預 定的範圍時，可以調整該些數據訊號的延遲時間。 ^為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 首先要強调的是，在較佳實施例中的說明只是用來說 明本發明的細節，不能被用來限制本發明的内容。在接下 來的詳細說明中，提出數個特定的詳細說明，以使得本發 明更淺顯易懂。然而，對熟知相關技藝者而言，當知本發 明也可以使用這些詳細說明之外的方法實現。 本毛明的個車禮實施例，將在底搭 5圖詳細說明。 木口 J木 第囷、、、a示個連接在功能裝置1 〇〇和泛用串列匯流 1226985 9a 8· 3ί 排電鐵300之間的泛用串列匯流排介面系統200的結構 圖。泛用串列匯流排介面系統200藉由使用一個泛用串列 匯流排電纜300，將功能裝置100連接到一個泛用串列匯 流排主機(host)，或是一個集線器(hub)。泛用串列匯流排 介面系統200包括一個泛用串列匯流排控制器210和一個 低速泛用串列匯流排收發器220。泛用串列匯流排控制器 210將來自功能裝置1〇〇的一個數據訊號，轉換成一個4 碼傳輸數據訊號TXD(以下將此訊號參考為，，介面專用數據 訊號”）。泛用串列匯流排控制器210將介面專用數據訊號 鲁 TXD，和用來啟動數據傳輸和調整交互電壓的複數個控制 訊號丁CLK，TS，DS1，DS2，和RS，提供給收發器4。 TCLK ’ TS，DS1，DS2，和RS分別是傳輸時脈訊號，測 试模式選擇訊號，第一延遲選擇訊號，第二延遲選擇訊號， 和重置(reset)訊號。為了符合泛用串列匯流排協定，由泛 用串列匯流排控制器2所產生的介面專用數據訊號TXD， 是以倒轉不歸零(NRZI)的編碼方式產生的。收發器220當 成一個與一對數據線229和230有關的傳輸輸出缓衝器使 用’該對數據線經由泛用串列匯流排電纜300，連接到集 線器上的主機。收發器220將介面專用數據訊號TXD，轉 換成被調變(modulated)成匯流排專用形式的編碼數據訊號 (以下將此訊號參考為”匯流排專用數據訊號，，)Dp和DM。 收發器220響應控制訊號TCLK，TS，DS1，DS2，和RS， ， 調整匯流排專用數據訊號的交互電壓。以下將詳細說明收 、 發器220調整交互電壓的動作。 11 1226985 在本發明中的泛用串列匯流排介面系統·，可 效1應用在數位數據處理纽，例如像是在個人電 =站的串列數據匯流排(例如像是泛用串列匯流·和 &供糸統各種不同額外功能的功能裝置，例如像是鍵盤， 滑鼠，控制桿，麥克風，和揚聲器之間，執行介面的動;。 串列匯流排使用泛用㈣匯流排或是FWs，將週邊裝置 制個人電腦或工作站。雖然本實施例被應用在泛用串列

匯流排的環境巾’本發明也可以制在各種不同型態的介 面系統上，與其一同工作。 ^ 、、泛用串列匯流排經由一個四線電親(f〇ur_wire， 傳送訊號和電源電壓。兩線點對點區段（tw〇…匕 P〇int_to_p〇int segments)執行發送訊號(signaling)的動作。在 每個區段巾的訊號，是藉由具有—個在泛用串龍流排標 準手冊vi.i巾所定義_雜抗㈣insie impedance)順序

驅動的。泛用串列匯流排對雙向半多工模式(bi_directi〇nal half duplex)，提供一個三態動作(tri_state叩⑽論），並且 具有一個12Mbps的最大傳輸速度。 在泛用串列匯流排發送訊號的動作中，有兩種工作模 式，一種疋數據速率在12Mbps± 0.25。/❻的全速(或高速)模 式，另外一種是數據速率在h5Mbps± 15%的低速模式。 這兩種模式藉由使用一個模式切換功能，交替地在一個單 一的泛用串列匯流排系統中運作。低速模式的泛用串列匯 流排，是使用一種具有最大長度3公尺的未屏蔽(unshielded) 和非絞線(untwisted)成對電纜(pair cable)來連接。在低速模 12 1226985 式中，在電纜上訊號的上升時間或是下降時間大於75ns， 以抑制射頻干擾放射(RFI emissions)，並且小於3〇〇ns，以 調整定時延遲(timing delays)和訊號歪斜失真（signaling skews and distortions)。此外，低速驅動器提供具有平缓的 (smooth)上升和下降斜率的特定靜態訊號(如此啦。 泛用串列匯流排功能裝置，從電源供應器的角度來 看，可以被分成兩類，其中一種是本身具有一個電源供應 裝置的自己供電(self-powered)裝置，另一種是從電緵線接 收5V電源的匯流排供應電源(bus-powered)裝置。在每個 裝置中，訊號是在0〜5V的電壓範圍之内運作，而在每個 裝置和泛用串列匯流排電纜之間所傳輸的數據訊號，則是 在·〇·5〜3.8V的電壓範圍之内運作。因此，對每個裝置必須 至少提供一個3.3V的電源電壓，以用來處理數據訊號的運 作。 以下將詳細說明，用來調整將要傳輸到泛用串列匯流 排電纜的匯流排專用數據訊號的交互電壓的泛用串列匯流 排低速收發器220的結構和運作。 請參考第3圖’收發器220包括反向器(inverters)221 和 222，多工器(multiplexers)223 和 224，延遲電路(delay circuits)225 和 226，輸出驅動器（output drivers)227 和 228， 比較器（comparators)229 和 230，互斥或閘（exclusive OR gate)231，和一個計數器（counter)232。 多工器223響應測試模式選擇訊號TS，輸出介面專用 數據訊號TXD，和測試時脈訊號TCKL兩者中的其中一個 13 1226985 訊號。反向器221和222將輸出介面專用數據訊號TXD 和測試時脈訊號TCKL的邏輯狀態反向。 延遲電路225響應第一延遲選擇訊號DS1，將多工器 223的一個輸出，延遲一個預定的時間。而延遲電路226 則響應第二延遲選擇訊號DS2，將多工器224的一個輸 出，延遲一個預定的時間。 輸出驅動器227將來自延遲電路225的一個輸出訊 號’轉換成第一匯流排專用數據訊號DP，以傳送給第一數 據線229。而輸出驅動器228則將來自延遲電路226的一 個輸出訊號，轉換成第一匯流排專用數據訊號DM，以傳 送給第一數據線230。從輸出驅動器227和228所產生的 匯流排專用數據訊號DP和DM，經由泛用串列匯流排電 纜300，分別被傳送到主機或是集線器。 比車父231包括一個非反向輸入端，一個反向輸入 端，和一個輸出端。其中，非反向輸入端接收第一匯流排 專用數據訊號DP，反向輸入端連接到參考電壓vref，輸 出端產生一個比較訊號CMP1。比較器232包括一個非反 向輸入端，一個反向輸入端，和一個輸出端。其中，非反 向輸入端接收第一匯流排專用數據訊號DM，反向輸入端 連接到參考電壓Vref，輸出端產生一個比較訊號CMP2。 參考訊號Vref被定位在交互電壓的一個定義在泛用串列 匯流排標準V1.1中，例如像是1·3〜2.0V的容許範圍之内。 在此，參考電壓被設定在1.65V，剛好是在輸出電壓範圍 0〜3.3V的中間位準。 14

1226985 在接到由比較器231和232所提供的比較訊號CMPl 和CMP2之後，互斥或閘233會執行一個互斥或閘運算。 計數器會由泛用串列匯流排控制器21〇所提供的重置訊號 RS啟動，並且接收互斥或閘233的一個輸出訊號eor。 來自計數器234的計數值CNT，接下來被送到泛用串列匯 流排匯流排控制器210。 接下來配合參考第3圖到第5圖，詳細說明收發器220 的動作。第4圖緣示在第3圖中所繪示的收發器220中訊 號的時序特性’而第5圖緣示在泛用串列匯流排控制器21〇 φ 中處理的序列程序。泛用串列匯流排控制器21〇被設計 成，在電源供應器存在，或是一旦在製造程序的最後測試 步驟中被啟動時要被啟動。 請參考第4圖，在步驟S400中，當泛用串列匯流排 控制器210產生具有高位準的測試模式選擇訊號TS時， 多工器223和224會選擇測試時脈訊號TCLK。測試時脈 訊號TCLK具有一個預定的頻率。在步驟S41〇中，計數 器240會藉由泛用串列匯流排控制器21〇所提供的，具有 高位準的重置訊號RS啟動。 響 從多工器223和224所產生的訊號，經由延遲電路225 和226，和輸出驅動器227和228，會被轉換成第一和第二 匯流排專用數據訊號DP和DM。 比較器231和232依照參考電壓vref和匯流排專用數 · 據sfU虎DP和DM之間的電位差，輸出比較訊號CMpi和 ’ CMP2。如在第4圖中所繪示，當匯流排專用數據訊-Dp 15 1226985

和之間的交互電壓^^被定位在定義在泛用串列匯流 排標準Vu允許範圍(例如像是1.3〜2.0V)之外時(因為DM 較早上升造成Va超過2.0V)，在時間Tm點和Tp之間， 會產生—個時間偏差(time deviation)AT，其中Tm是DM 與Vref交叉的交會點，而Tp是Dp與Vref交又的交會點。 ，這樣的在參考電壓位準的時間點之間的時間偏差，是由 坎入在輸出驅動器227和228中的電晶體的臨界電壓差異 所造成的。因為處理參數的變化，眾所周知的是，想要將 電曰a體的臨界電壓變成一致，幾乎是不可能辦到的。 互斥或閘233將比較器231和232所產生的比較訊號 CMP1和CMP2，執行一個互斥或邏輯運算。來自互斥或 閑233的輸出訊號E〇R，是被建立在介於電壓點Tm和 之間的一個低位準之上，其中Tm和Tp是DM和Dp與

Vref交叉的交會點。計數器234響應互斥或閘233的輸出 訊號EOR而啟動。 接下來，在步驟S420中，即使EOR仍然存在，計數 器234被保持固定在一個不工作的狀態(N〇p L〇叩)一個預 定的時間。最好是將計數器234的N〇p狀態，保持固定在 一段比Tm和Tp之間的時間還長的時間。 再接下來，在步驟S430中，泛用串列匯流排控制器 230檢查來自計數器234的計數值CNT，是否是，，0，，(也就 是在低位準），這意味著Tm和Tp之間沒有差異。如果CNT 不是，在步驟S440中，延遲電路225或220會啟動延 遲選擇訊號DS1或DS2,以調整時序互相不一致的丁111或 16 I226985 ΪΡ同^例來說，為了要使在第4圖中所綠示狀況的Tm和 21^因為Tm比ΤΡ還早，第二延遲電路220可以使 ^匯流排專用數據訊號DM，在從Tm開始算的時間差 之後，上升到一個高位準。在此時，第一延遲電路225 被保持固定在_個重置㈣(啟始狀態或是固定狀態）。反 ，來如果Tp比Tm還早，則第一延遲電路225會使第 匯冰排專用數據訊號DP，在從Tp開始算的時間差△丁 之後’下―降到-個低位準。在此時，而第二延遲電路挪被 呆持固定在一個重置狀態(啟始狀態或是固定狀態）。 匯流排專用數據訊號的上升和下降時間點^是採用一 步一步的方式逐步調整的，以使得最終Tm和Τρ可以相 同，並且落在匯流排專用數據訊號DM和Dp的交互電壓 的容許範圍之内。此外，也可以使用一種二元搜集(bin町 search)技術，藉由控制在延遲電路225和226的動作，調 整匯流排專用數據訊號的交互電壓。如果在經由一次或是 多次的調整DM或DP的延遲時間之後，計數值⑶丁仍^ 是，則整個運算步驟會繞回到步驟S41〇到S44〇的迴 路，重覆地的執行此迴路，直到計數值CNT變成”1”(也就 是高位準)為止。 因此，當匯流排專用數據訊號DM和Dp，分別與參 考電壓Verf交會的時間點完全相同，也就*Tm和丁 全相同時，互斥或閘233會產生一個高位準訊號^^厌，= 使得計數值被設定成”1”。接下來，測試模式會藉由一個由 泛用串列匯流排控制器210所提供的低位準測試模式選擇 1226985 ‘ 綠：:' . 訊號TS而終結。在傳輸數據訊號TXD(也就是介面專用數 據訊號)在步驟S450被選取之後，正常模式會在步驟460 中被啟動。 如前所述，雖然該對匯流排專用數據訊號的交互電 壓’因為崁入在產生數據訊號的輸出驅動器中的電晶體的 臨界值分佈廣泛，造成偏離可允許的電壓範圍（例如像是 1.3〜2.0V)，藉由調整數據訊號的延遲時間，錯誤的交互電 壓位置可以被修正。結果使得收發器可以用穩定的性能工 作’以產生付合泛用串列匯流排標準VI · 1的匯流排專用數 據Λ號，並且補償因為處理變動所造成的不想要的交互電 壓偏差。 # 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明’任何熟習此技㈣，在*脫離本發明之精神 t範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】

^ f m和第1卿會示從一個泛用串列匯流排介面 統產生的數據訊號的電壓波形； =圖料—她據本發日㈣—她佳實施例的泛 串列匯&排介面系統的結構圖；

第3圖繪示-個第2圖中輯 排收發器的細部結構圖； K用串列I 第4圖緣示在運動狀態(active state)期間 器元件上的訊號的電慶波形；以及W門呈現在收1 18 1226985

第5圖繪示一個流程圖，用來說明第3圖中所繪示的 泛用串列匯流排控制器的序列程序。 【主要元件符號說明】 100 功能裝置 200 泛用串列匯流排介面系統 210 泛用串列匯流排控制器 220 收發器 221 反向器 222 反向器 223 多工器 234 多工器 225 延遲電路 226 延遲電路 227 輸出驅動器 228 輸出驅動器 229 比較器 230 比較器 231 互斥或閘 232 計數器 233 互斥或閘 234 計數器 300 泛用串列匯流排電纜

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Claims (1)

1226985 修 正替'訏 W..月曰 β-ί/·、示，：^^όο·ΐ0 所提之 乂 ’·*、;·/:1- -\'.;厂“^時原説明書或 鼠式所菝*之範Κ?是否隹^疹L·? 十、申請專利範園： 分別輸電路’將一第一和一第二數據訊號， 运、’°第一和一第二數據線，該電路包括： :選擇電路’輸出―外部測試時脈訊號，並且在一正 吊杈式下，輸出—外部數據輸入訊號； 一輸出電路’將來自該選擇電路的-輸出訊號，轉換 成具有-預定延遲時間的該第—和第二數據訊號 ;以及 -比較電路，檢查該錄據訊號的—交互電壓，是否 被定位在一預定的範圍之内； 藉此，當該交互電壓偏離該預定範圍時，可以調整該 些數據訊號的複數個延遲時間。 2·如申请專利範圍第i項所述之數據傳輸電路，其中 該比較電路包括： 第電路，檢查該第一數據訊號到達一參考電壓的 一第一時間點； 第一電路，檢查該第二數據訊號到達一參考電壓的 一第二時間點，以及 一第二電路，檢查該第一和該第二時間點是否互相符 合。 3·如申^專利範圍第2項所述之數據傳輸電路，其中 該第一電路疋由一比較器所構成，該比較器具有接收該第 一數據訊號的一非反向輸入端，接收該參考電壓的一反向 輸入端，和產生一第一比較訊號，以告知該第一數據訊號 和該參考電壓之間的一電壓差的一輸出端。 20 1226985

9a B. 31 4·如申請專利範圍第2項所述之數據傳輸電路，其中 該第二電路是由一比較器所構成，該比較器具有接收該第 二數據A號的一非反向輸入端，接收該參考電壓的一反向 輸入端，和產生一第二比較訊號，以告知該第二數據訊號 和該參考電壓之間的一電壓差的一輸出端。 U 5·如申請專利範圍第3項或是第4項所述之數據傳輸 電路，其中该第三電路是由一對該些比較訊號執行一互斥 或運算的邏輯電路所構成。 6·如申請專利範圍第5項所述之數據傳輸電路，更加 包括一计數恭，用來計算一從該邏輯電路所產生的一輸出 訊號的-運_期(aetive pefi⑽的_帥___ time) 〇 7. 如申請專利範圍第6項所述之數據傳輸電路，直中 該延遲時間，隨著該計數器所提供的::計 8. 如申請糊範㈣7項所叙 該數據傳輸電路被運用隸人、Μ Μ 4路兵Τ 的一電子錢上 串龍流排標準VU ^ '如Ψ睛寻利範圍第。巧研您叉數據 數據線適—泛用串列匯流排介面。 ^專利朗第9項所述之數據傳輪電路，其^ 該參考電壓是從1.3V到2.0V。 私吩八τ 分二:f數!康傳輸電路，將一第-和-第二數據訊號: 刀別傳达給-第一和一第二數據線，該電路包括： 93. 1226985 一二Ϊ:選擇電路’輸出一外部測試時脈訊號，並且在 一止㊉模式下，輪出一外部數據輸入訊號； 一互補訊號 ㈣一 ^二Ϊ擇電路，輸出該外部測試時脈訊號的一互補 δ號’並且在-正賴式下，輸出該外频據輸入訊號的 一第-延遲電路，將該第—選擇電 延遲一預定時間； 輸出aiU虎， 輸出訊號 一第二延遲電路，將該第二選擇電路的 延遲一預定時間； 輪出訊號 一第一輸出電路，將該第一延遲電路的 轉換成，第-數據訊號，以傳送給該第—數據線； 的：路:工：峨期間，=二 ^电铿疋否被疋位在一預定的範圍之内； 此奴ί此1該交互電壓偏離該預定範圍時，可以調整該 二數據汛號的複數個延遲時間。 α 中該m31 刪11摘狀輯傳輸電路，其 -第路’檢查該第一數據訊號到達-參考電壓的 一第二電路，檢查該第二數據訊號 一第二時間點；以及 ，考電壓的 一第三電路，檢查該第一和該第二時間點是否互相符 22 1226985 ^ =/多 合。 二二申1气專利範圍第12項所述之數據傳輸電路，其 據比較器所構成’該比較器具有接收該 第據如虎的-非反向輸人端’接收該參考電壓的一反 向輸入端’和產生—第—比較訊號，以告知該第一數攄訊 號和該參考縣之間的—電壓差的—輸出端。 ° 14. 如申請專利範圍第12項所述之數據傳輸電路，直 中電路是由-比較器所構成，該比較器具有接收該 第二數據訊號的-非反向輸人端，接收該參考電壓的一反 向輸入端’和產生—第二比較訊號，以告知該第二數 號和該參考電壓之間的一電壓差的一輸出端。 ^ 15. 如申請專利範圍第13項或是第14項所述之數 輸電路，其巾該第二電路是由—對該些比較訊號執行一互 斥或運算的邏輯電路所構成。 16·如申請專利範圍第15項所述之數據傳輸電路，更 加包括一計數器，用來計算一從該邏輯電路所產生的一輸 出汛號的一運動週期（active peri〇d)的維持時間 (maintenance time)。 17·如申請專利範圍第16項所述之數據傳輸電路，其 中該些數據訊號的該延遲時間，隨著該計數器所提供的二 計數值上升而增加。 ^ 18·—種串列介面裝置，用在一數位數據處理系統的_ 數位數據匯流排，和提供系統複數個額外功能的複數個功 能裝置之間，處理介面動作，該串列介面裝置包括： 23 !226985 一控制器，將來自該功能裝置的一數據訊號，轉換成 一介面專用數據訊號，並且產生複數個控制訊號；以及 一數據傳輸電路，將一第一和一第二數據訊號，分別 傳送給一第一和一第二數據線，該電路包括： 一選擇電路，輸出一外部測試時脈訊號，並且在 一正常模式下，輸出一外部數據輸入訊號； 一輸出電路’將來自該選擇電路的一輸出訊號， 轉換成具有一預定延遲時間的該第一和第二數據訊號；以 及 一比較電路，檢查該些數據訊號的一交互電壓， 是否被定位在一預定的範圍之内； 藉此，當該交互電壓偏離該預定範圍時，可以調整該 些數據訊號的複數個延遲時間。 19·如申清專利範圍第18項所述之串列介面裝置，其 中該比較電路包括： 一第一電路，檢查該第一數據訊號到達一參考電壓的 一第一時間點； 一第一電路，檢查該第二數據訊號到達一參考電壓的 一第二時間點；以及 一第三電路，檢查該第一和該第二時間點是否互相符 合。 20·如申凊專利範圍第19項所述之串列介面裝置，其 中該第一電路是由一比較器所構成，該比較器具有接收該 第一數據吼號的一非反向輸入端，接收該參考電壓的一反 24 1226985 你. 1C El 向輸入端，和產生—第一比較訊 號和該參考電壓之間的一電壓差的一輪=該第一數據訊 第- ΙϋπΛΑ 1乂态所構成，該比較器具有接收該 非反向輸人端，接收該參考電壓的一反 號:該參考電食;ί二=訊號，以告知該第二數據訊 心$㈣之間的一電壓差的一輸出端。 面F罾2.如:Γ專利範圍第2〇項或是第21項所述之串列介 斥或運算的邏輯電路冑該些比較訊號執行一互 包細之串列介面裝置，更加 訊號的-運動週期(alt —從該邏輯電路所產生的-輸出 time) 〇 取1Ve職ce 24.如申請專利範圍第23項所述之 中該些數據訊號的該延遲味 又 /、 計數值上升而增加。時間’隨者該計數11所提供的一 Φ姑t如申清專利範圍第24項所述之串列介面裝置，豆 中該數據傳輸電路被運 、 V1.1的-電子裝置上用串列匯流排標準 26.如申請專利範圍第2 中該f數據線適用於—泛用串列匯流排^震置其 2入如申請專利範圍第％項所述 中該參考電壓是從咖到2浙。 面褒置，其 25