TWI223196B - Method, apparatus, and system for exception handling in a pipelined processor - Google Patents

Description

發明 本發明是有關於處理器中的例外處理β 種可程式化微處理器 包本例♦為4如數位信號處理器，典型地 匕口例外處理硬體，用於虛 至“㈣I 用於處理在處理指令期間所可能遭遇 的操作程式%遇到不合法的指令（不支援 人1 ，曰〜5的指令、存取記憶體保護區的指 ;广法的記憶體地址、匯流排錯誤或其他類似的指 對：偵測？錯誤之事件中，例外處理硬體典型地引發 、/ “例仃&序，通常被稱為錯誤處理，用 錯誤狀 況< 回應。 圖式說明_ 圖1是說明根據本發明實施例所裝配可程式化處理器範例 之方塊圖。 圖2疋說明可&式化處理器執行管線範例之方塊圖。 圖3是根據本發明實施例之例外管線電路圖。 固疋根據本發明貫施例之例外管線的另一個電路圖。 發明說明 圖1疋說明根據本發明實施例適用於處理例外之可程式化 處理备範例之方塊圖。處理器2可以包含執行管線4、例外 管線5及控制單元6。 執仃官線4可以包含一些管線階段，用於同時間處理一個 以上之扣令。指令可以被載入執行管線4之第一階段且 1223196 A7 B7

五、發明説明（ 隨後的階段被處理。在系統之週期期間，資料可以在管線4 傳达。指令（結果可以迅速連續地出現於管線4 之末端。 單元6可以根據系統時脈控制指令及/或資料通過執 行管線4之流動。例如，在指令之處理期間，控制單元” '心揮g、.泉4之零件將指令解碼且正確地執行相對應的操 作’例如，包含將結果寫回記憶體。 在錯誤狀況之事件中，執行管線4之不同的階段可以產生 一或多個例外信號17 ’其可以是以例外碼的形式代表特別 的錯誤情況。例外管線5可以具有一些管線階段，用於接收 來自執行管線4之例外且同時傳送指令作為引發錯誤情況的 原因。如下文所詳細說明，例外管線5是與執行管線4，，互 鎖Unurl0cked)”以確保流過例外管線5之例外保持與流過 執行管線4之指令同步。例如，如果一停止狀況出現在執行 管線4中，則例外管線5會停止同等數目之週期。 圖2是說明根據本發明之實施例之例外管線方塊圖。控制 單元6可以確立控制信號丨8以控制指令及資料通過執行管線 4之流動。 例如，管線4可以具有5個階段：指令取得（IF)、指令解碼 (DEC)、地址計算（Ac)、執行（Εχ)及回寫（WB)。指令可 以在第一階段（IF)期間由取得單元丨丨取自記憶體裝置，諸 如，例如主記憶體7或取自指令快取，且在第二階段（dec) 期間被指令解碼單元12解碼。在下一時脈週期中，結果被 傳送至第三階段（AC)，在那裡資料地址產生器13會計算任 ^紙蘇纽通财®國家標準(CNS) A4規格(210X297/1$· 3 五、發明説明（ 何記憶體地址以執行操作。 在執行階段（EX)期間，執行單元15會執行一或多個由指 令所指足之操作，諸如將兩個數字相加或相乘。執行單元 15可以包含專門的硬體，用於執行包含，例如， =學邏輯單元（ALU)、浮點單元（Fpu)及高速轉換器等操 作。多樣化的資料可以被應用至執行單元15，諸如資料地 址產生器13所產生之地址、取自.記憶體之資料或取自資料 暫存器14之資料。在最後階段(WB)中，回窝單元可將 任何結果寫回至資料記憶體或資料暫存器丨4。 管線4之階段包含儲存電路，諸如管線暫存器19，用於倚 存現在階段之任何結果。階段暫存器19典型地根據系統時 脈栓鎖住結果。階段暫存器19接收控制信號18，包含—或 多個停止信號，其控制階段暫存器19是否栓鎖住來:前^ 階段之結果。在此方法中，控制單元6可以同步停止管線4 < 一或多個階段。如下文所詳細說明，例外管線5(圖丨）亦 接收控制#號1 8且與執行管線4同步地停止。 * 執行管線4之不同階段可以產生一或多個例外信號 (EXPS)，其指示在相對應階段中已經偵測到一錯誤狀況。 例如，當遇到錯誤排列的指令時，取得單元丨丨可以確立其 中一個例外信號17。當未支援（不合法）的指令操作碼被解 碼時，解碼單元12可以確立一例外信號17。當不合法的記 憶體地址被計算時，資料地址產生器丨3可以確立一例外信 號17。當操作導致錯誤情況時，諸如溢位（〇vern〇w)^ 況，執行單元1 5可以確立一例外信號丨7。當指令嘗試將社 1223196

果寫入記憶體的保護區域時，回窝單元丨6確立一例外信號 17。每些錯誤被列出只是為了舉例的目的且只代表在指令 執行期間會出現的一部份錯誤。 圖3是說明具有複數個階段之示範例外管線5之方塊圖。 例如，例外官線5可以具有指令取得（IF)階段、解碼（dec) 階段、地址計算（AC)階段、執行（Εχ)階段及回窝（WB)階 段。例外管線5之各階段（IF，DEC，AC，Εχ，WB)可以接 收一或多個來自執行管線4對應階段（IF，DEC，ac，Εχ， WB)之例外（17Α，17Β，17C，17D，17Ε)。例如，例外管 、、泉5之IF階段可以接收一或多個Μ例外丨7 Α以及例外管線$ 的dec階段可接收Μ個例外丨7Β的一或多個。各個例外 1 7 (例如，1 7 Α)可以以ν位元例外碼表示。因此，管線暫 存為32Α，32Β，32C，32D，32Ε可以並行儲存Ν個位元。 例外官線5之各階段（ip，DEc，AC，EX，WB)包含一個 例外選擇單元（31A，31B，31C，32D，31E)，用於選擇最 咼優先權之例外以被傳送至接下來的階段。例如，指令取 得選擇單元3 1 A選擇Μ個會出現在例外管線5 r F階段中例 外的其中之一例外（例如，丨7 A)。被選擇的IF例外根據下 一個時脈週期被儲存在階段暫存器3 2 A内。 根據不同例外之優先權，解碼選擇單元31B選擇：（1)M 個會出現在執行管線4解碼階段中例外丨7 b的其中之一例 外，或（2)自例外管線5 I ρ階段所傳送被儲存在階段暫存器 32A内之例外（例如，17A)。解碼選擇單元31B將被選擇的 例外儲存在管現階段暫存器32B中。

裝 訂

1223196 A7 B7 五、發明説明（ 在此方法中，例外與傳送通過執行管線4之不同指令同步 傳送通過例外管線5之不同階段。當指令在執行管線4之回 寫階段期間被撥出時，對應的例外自例外管線5出現在例外 碼（exc-code)輸出上，供控制單元6及引起對應錯誤處理 軟體例行程序之例外處理器8使用。在一實施例中，服務例 外之程序在例外出現自WB階段開始許多階段且適當的服務 例行程序被引發。 圖4是說明例外管線5之電路35的方塊圖，其用於控制例 外通過圖3所說明不同階段之流動。如下文所詳細說明，電 路35傳送一或多個例外請求通過一連串的正反器36八，36b 36C，3 6D ;例外請求相當於在圖3例外管線5内傳送之例外 碼。 例外請求以與通過執行管線4控制指令之流動相同之傳送 通過電路3 5控制信號18取得資格。例如，第一取得例外信 號被取得資格具有兩種信號：（1) ”刪除"信號，指示對應指 令在WB階段是否將因為指令流動改變而被撥出，及（2) ，，停止”信號，指示對應指令在執行管線4中已經被停止。當 這些情況不存在時，取得例外信號被正反器36A栓鎖住: 在停止情況的事件中，《而，正反器36A之輸出被返饋且 被多工器選擇，在接下來的時脈週期被栓鎖。在此方法 中，例外請求被通過執行管線4之指令流動互鎖。 、同樣地，在解碼階段所產生之料請求與正反器ΜΑ經 過0 R閘，產生組合解碼例外靖束 、、 ^ 1 j "目孓其相同地以删除及停止 狀況信號取得資格。方士 +、、土士 在此万法中，例外請求信號在任何階

裝 訂

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1223196 A7 B7 五、發明説明（ 段可以進入電路3 5且傳送至正反器3 6 〇，而不用刪除在執 行官線4内之對應指令。在此事件中，例外請求被覆寫且自 電路3 5被移除。 正反器3 6 D之輸出再次被以在回寫階段不被停止且不被 刪除驗證。電路3 5之輸出是一種被例外處理器8所接收之例 外凊求信號2 1。在回應中，例外處理器8根據圖3例外管線 5所供應的現在例外碼3引發對應的例外處理軟體例行程 序。 雖然在圖4中沒有被說明，但是輸入例外信號以指令有效 信號預先取得資格以擔保例外是與，，有效的”指令有關聯， 即由處理器2之指令集所供應之指令。然而，與其他例外信 遽不同，取出例外信號不以有效指令信號取得資格。這樣 確保出現於IF階段期間之例外被正確地服務，不管有效指 令疋否被取得。然而，相對應指令當它傳送通過執行管線4 時被標示成無效指令。 本發明之不同實施例已經被說明。例如，具有例外管線 用於傳送例外請求之處理器已經被說明。處理器可以被實 施毛各種各樣的系統中，包含一般用途的計算系統、數為 處理系統、膝上型電腦、個人數位助理（PDA)及蜂巢式電 話。在這樣的系統中，處理器可以被連接到記憶體裝置， 諸如快閃記憶體裝置或靜態隨機存取記憶，其 餘存作業系統及其他應用軟體。這些及其他實施例是在接 下來申請專利範圍的範疇内。 圖式元件符號說明

1223196 A7 B7 五、發明説明（7 2 處理器 3 現金例外碼 4 執行管線 5 例外管線 6 控制單元 7 主記憶體 8 例外處理器 11 取得單元 12 指令解碼單元 13 資料地址產生器 14 資料暫存器 15 執行單元 16 回寫單元 17 例外信號 17A 例外 17B 例外 17C 例外 17D 例外 17E 例外 18 控制信號 19 暫存器 21 例外請求信號 31 例外選擇單元 31A 指令取得選擇單元 _- 10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223196 A7 B7 五、發明説明（8 ) 31B 解碼選擇單元 31C 地址計算選擇單元 31D 執行選擇單元 31E 回寫選擇單元 32A 階段暫存器 32B 階段暫存器 32C 階段暫存器 32D 階段暫存器 32E 階段暫存器 35 電路 36A 正反器 36B 正反器 36C 正反器 36D 正反器 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）

裝

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Claims (1)

1. 申請專利範

   I-種用以在管線化處理器巾㈣處理之方法，包含： 一 ^可私式化處理⑨之執行管線中處理-指令，在該執 订吕、、泉中處理邊指令，包含經由執行管線之N個階段傳送 該指令；且 經由該處理器之例外管線傳送指令之一例外。 4申明專利ι』第1項之方法，其中在例外管線中傳送指 令例外狀態包含經由例外管線之n個階段傳送指令之例外 狀態。 3.如申請專·圍第β之方法，尚包含接收來自例外管線 之例外且將此例外儲存至例外管線内。 4·如申請專利範圍第3項之方法，其中接收例外包含接收來 自執行管線複數階段其中之一之例外碼，且另外其中儲 存例外包含儲存在例外管線相對應階段内之例外碼 5·如申請專利範圍第Η之方法，尚包含在例外管線中。傳送 例外請求位元，其巾料請求位元代表在執行管線對應 階段内指令之錯誤狀況。 〜 6.如申請專利範圍第β之方法，尚包含當執行管線被停止 本紙張尺度適用中國國家標準(CNS) Α4規格(21GX297公釐)

   時停止例外管線。 7 ·如申請專利範圍第1項 A ^ + 沪人 "万法，尚包έ S執行管線内對應 曰-私不被％全執行時清除執行管線内之例外。 8 ·如申請專利範圍第4項之女 k〜 /、万法，尚包含當例外已經經由例 外管線最後階段傳送時服務此例外。 9.:申請專利範圍第1項之方法，其中傳送例外通過例外管 、·泉包含根據與例外有關之優先權選擇在例外管線階段夕 個例外的其中一個例外。 夕 申叫專利範圍第1項之方法，使在例外管線階段之例外 取得資格以確保對應指令沒有被終止。 申請專利範圍第β之方法’尚包含在例外管線之各階 段，除了指令取得ρ身段之外，使指令取得資格以確保相 對應指令是有效的。 12. —種用以在管線化處理器中例外處理之裝置，包含： 具有數個階段以同時執行一或多個指令之一執行管 線；及 具有數個階段以傳送產生自該等指令執行之例外之— 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） 1223196 A8 B8 C8 D8 六 申請專利範圍 例外管線。 13.如申请專利範圍第丨2項之裝置，其中執行管線及例外管 線各具有N個階段。 14_如申清專利範圍第1 2項之裝置，其中例外管線之階段包 含管線暫存器以儲存例外碼。 15·如申請專利範圍第丨2項之裝置，其中例外管線包含多個 儲存器電路以傳送例外請求位元。 16·如申請專利範圍第12項之裝置，其中例外管線及執行管 線之階段被一或多個停止信號控制。 17·如申請專利範圍第1 5項之裝置，其中各階段接收一刪除 信號以重置例外請求位元。 18.如申請專利範圍第12項之裝置，尚包含例外處理器，其 接收來自例外管線最後階段之例外請求位元。 19·如申請專利範圍第12項之裝置，其中例外管線之階段包 含選擇邏輯以根據與例外相關之優先權選擇多個例外之 其中之一例外。 20.如申請專利範圍第12項之裝置，其中例外管線之階段包 1223196 A8 B8 C8

   含邏輯.以使例外請求位元取得資格㈣保指令是有效的 指令且沒有被終止。 21. —種用以在管線化處理器中例外處理之系統，包八· 一快閃記憶體裝置；及 一處理器，耦接至該快閃記憶體裝置，其中處理器包 含具有多個階段以同時執行一或多個指令'之一執行管 線，及具有多個階段以傳送產生自指令執行之例外之一 例外管線。 及如申請專利範圍第21項之㈣，其中執行管線及例外管 線各具有N個階段。 •如+申明專利範圍第2 1項之系統，其中例外管線之階段包 含管線暫存器以儲存例外碼。 24·如申請專利範圍第21項之系統，其中例外管線包含多個 儲存器電路以傳送例外請求位元。 25.如申請專利範圍第21項之系統，其中例外管線及執行管 線之階段同時受到一或多個停止信號控制。 26·如申請專利範圍第2 1項之系統，其中處理器尚包含例外 規格;τ2_ 1223196 8 8 8 8 A B c D 六、申請專利範圍 處理器，其接收來自例外管線最後階段之例外請求位 元0 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)